DisplayPort Agilex F-Tile FPGA IP Design Example
Uzantgvidilo
Ĝisdatigita por Intel® Quartus® Prime Design Suite: 21.4
IP-Versio: 21.0.0

DisplayPort Intel FPGA IP Design Example Rapida Komenca Gvidilo

La DisplayPort Intel® FPGA IP-dezajno ekzampLes por Intel Agilex™ F-kahelaj aparatoj prezentas simulan testbenkon kaj hardvardezajnon kiu subtenas kompilon kaj aparatartestadon.
La DisplayPort Intel FPGA IP ofertas la sekvan dezajnon ekzamples:

• DisplayPort SST paralela loopback sen Pixel Clock Recovery (PCR) modulo ĉe senmova rapideco

Kiam vi generas dezajnon ekzample, la parametra redaktilo aŭtomate kreas la filenecesas simuli, kompili kaj testi la dezajnon en aparataro.
Notu: La versio de programaro Intel Quartus® Prime 21.4 nur subtenas Preliminary Design Example por Simulado, Sintezo, Kompilo kaj Timiga analizceloj. Aparataro-funkcio ne estas plene kontrolita.
Figuro 1. Evoluo Stages

Rilataj Informoj

• DisplayPort Intel FPGA IP Uzantgvidilo
• Migrado al Intel Quartus Prime Pro Edition

1.1. Dosierujo Strukturo
Figuro 2. Dosierujo-Strukturo

Tabelo 1. Dezajno Ekzample Komponantoj

Dosierujoj	Files
rtl/kerno	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX-konstrubriketo)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX-konstrubriketo)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Postuloj pri aparataro kaj programaro
Intel uzas la sekvan aparataron kaj programaron por testi la dezajnon ekzample:
Aparataro

• Intel Agilex I-Seria Disvolva Ilaro

Programaro

• Intel Quartus Prime
• Synopsys* VCL-Simulilo

1.3. Generante la Dezajnon
Uzu la DisplayPort Intel FPGA IP parametroredaktilo en Intel Quartus Prime programaro por generi la dezajnon ekzample.
Figuro 3. Generante la Dezajnan Fluon

1. Elektu Ilojn ➤ IP Katalogo, kaj elektu Intel Agilex F-kahelo kiel la cela aparato familio.
   Noto: La dezajno ekzampLe nur subtenas Intel Agilex F-kahelajn aparatojn.
2. En la IP Katalogo, lokalizu kaj duoble alklaku DisplayPort Intel FPGA IP. Aperas la fenestro Nova IP Vario.
3. Indiku plej altan nomon por via kutima IP-vario. La parametra redaktilo konservas la IP-variajn agordojn en a file nomita .ip.
4. Vi povas elekti specifan Intel Agilex F-kahelan aparaton en la kampo Aparato, aŭ konservi la defaŭltan Intel Quartus Prime-programaran aparaton.
5. Klaku OK. La parametra redaktilo aperas.
6. Agordu la deziratajn parametrojn por kaj TX kaj RX
7. Sur la Dezajno Eksample langeto, elektu DisplayPort SST Paralela Loopback Sen PCR.
8. Elektu Simuladon por generi la testbenkon, kaj elektu Sintezon por generi la aparatardezajnon ekzample. Vi devas elekti almenaŭ unu el ĉi tiuj opcioj por generi la dezajnon ekzample files. Se vi elektas ambaŭ, la tempo de generacio estas pli longa.
9. Klaku Generi Ekzample Dezajno.

1.4. Simulante la Dezajnon
La DisplayPort Intel FPGA IP-dezajno ekzample testbench simulas serian loopback dezajnon de TX-instanco ĝis RX-instanco. Interna video-ŝablona generatormodulo kondukas la DisplayPort TX-instancon kaj la RX-ekstanca videoproduktaĵo konektas al CRC-kontroliloj en la testbenko.
Figuro 4. Dezajna Simula Fluo

1. Iru al Synopsys-simulila dosierujo kaj elektu VCS.
2. Rulu simulada skripto.
   Fonto vcs_sim.sh
3. La skripto plenumas Quartus TLG, kompilas kaj funkciigas la testbenkon en la simulilo.
4. Analizu la rezulton.
   Sukcesa simulado finiĝas per komparo de Source kaj Sink SRC.

1.5. Kompilado kaj Simulado de la Dezajno
Figuro 5. Kompilado kaj Simulado de la Dezajno

Por kompili kaj ruli pruvan teston sur la aparataro ekzampla dezajno, sekvu ĉi tiujn paŝojn:

1. Certigu aparataron ekzampla dezajnogeneracio estas kompleta.
2. Lanĉu la programaron Intel Quartus Prime Pro Edition kaj malfermu /quartus/agi_dp_demo.qpf.
3. Alklaku Prilaboradon ➤ Komencu Kompiladon.
4. Atendu ĝis Kompilo finiĝos.

Notu: La dezajno ekzample ne funkcie kontrolas Preliminary Design Example pri aparataro en ĉi tiu Quartus-eldono.
Rilataj Informoj
Intel Agilex I-Series FPGA Development Kit User Guide

1.6. DisplayPort Intel FPGA IP Design Example Parametroj
Tablo 2. DisplayPort Intel FPGA IP Design Example Parametroj por Intel Agilex F-kahela Aparato

Parametro	Valoro	Priskribo
Disponebla Dezajno Ekzample
Elektu Dezajno	• Neniu • DisplayPort SST Paralela Loopback sen PCR	Elektu la dezajnon ekzample esti generita. • Neniu: Neniu dezajno ekzample estas disponebla por la nuna parametro-elekto • DisplayPort SST Paralela Loopback sen PCR: Ĉi tiu dezajno ekzampLe montras paralelan loopback de DisplayPort-lavujo al DisplayPort-fonto sen Pixel Clock Recovery (PCR) modulo kiam vi ŝaltas la parametron Ebligi Videon-Eniga Bilda Haveno.
Dezajno Ekzample Files
Simulado	On, Off	Enŝaltu ĉi tiun opcion por generi la necesan files por la simulada testbenko.
Sintezo	On, Off	Enŝaltu ĉi tiun opcion por generi la necesan files por Intel Quartus Prime kompilo kaj aparatardezajno.
Generita HDL-Formato
Generu File Formato	Verilog, VHDL	Elektu vian preferatan HDL-formaton por la generita dezajno ekzample filearo. Notu: Ĉi tiu opcio nur determinas la formaton por la generita plej alta nivelo IP files. Ĉiuj aliaj files (ekzample testbenkoj kaj pinta nivelo files por aparatara pruvo) estas en Verilog HDL-formato.
Cela Disvolva Ilaro
Elektu Estraron	• Neniu Disvolva Ilaro • Intel Agilex I-Serio Disvolva Ilaro	Elektu la tabulon por la celita dezajno ekzample. • Neniu Disvolva Ilaro: Ĉi tiu opcio ekskludas ĉiujn aparatarajn aspektojn por la dezajno ekzample. La IP-kerno metas ĉiujn pinglajn taskojn al virtualaj pingloj. • Intel Agilex I-Series FPGA Development Kit: Ĉi tiu opcio aŭtomate elektas la celan aparaton de la projekto por kongrui kun la aparato sur ĉi tiu evoluilo. Vi povas ŝanĝi la celan aparaton uzante la parametron Ŝanĝi Celon-Aparaton se via tabulrevizio havas malsaman aparatan varianton. La IP-kerno fiksas ĉiujn pintajn taskojn laŭ la evolukompleto. Notu: Prepara Dezajno Ekzample ne estas funkcie kontrolita sur aparataro en ĉi tiu Quartus-eldono. • Propra Disvolva Kit: Ĉi tiu opcio permesas la dezajnon ekzample por esti testita sur triaparta disvolva kompleto kun Intel FPGA. Vi eble bezonos agordi la pintajn taskojn memstare.
	Cela Aparato
Ŝanĝu Cela Aparato	On, Off	Enŝaltu ĉi tiun opcion kaj elektu la preferatan aparatan varianton por la disvolva kompleto.

Paralela Loopback Dezajno Ekzamples

La DisplayPort Intel FPGA IP-dezajno ekzampili montras paralelan loopback de DisplayPort RX-instanco al DisplayPort TX-instanco sen Pixel Clock Recovery (PCR) modulo ĉe senmova rapideco.
Tablo 3. DisplayPort Intel FPGA IP Design Example por Intel Agilex F-kahela Aparato

Dezajno Ekzample	Nomo	Datumkurso	Kanala Reĝimo	Loopback Tipo
DisplayPort SST paralela loopback sen PCR	DisplayPort SST	HBR3	Simplex	Paralela sen PCR

2.1. Intel Agilex F-kahelo DisplayPort SST Paralela Loopback Design Features
La SST paralela loopback dezajno ekzampili montras la transdonon de ununura videofluo de DisplayPort-lavujo al DisplayPort-fonto sen Pixel Clock Recovery (PCR) kun statika rapideco.

Figuro 6. Intel Agilex F-kahelo DisplayPort SST Paralela Loopback sen PCR

• En ĉi tiu varianto, la parametro de la fonto DisplayPort, TX_SUPPORT_IM_ENABLE, estas ŝaltita kaj la videobilda interfaco estas uzata.
• La DisplayPort-lavujo ricevas vidbendon kaj aŭ aŭdan fluadon de ekstera videofonto kiel GPU kaj malkodas ĝin en paralelan videointerfacon.
• La DisplayPort-sink-video eligo rekte veturas la DisplayPort-fontan videointerfacon kaj kodas al la DisplayPort-ĉefa ligilo antaŭ ol transdoni al la ekrano.
• La IOPLL veturas kaj la DisplayPort-lavujon kaj fontajn videohorloĝojn je fiksa frekvenco.
• Se la parametro MAX_LINK_RATE de DisplayPort-lavujo kaj fonto estas agordita al HBR3 kaj PIXELS_PER_CLOCK estas agordita al Kvaropo, la videohorloĝo funkcias je 300 MHz por subteni 8Kp30-pikselan indicon (1188/4 = 297 MHz).

2.2. Horloĝskemo
La horloĝskemo ilustras la horloĝdomajnojn en la DisplayPort Intel FPGA IP-dezajno ekzample.
Figuro 7. Intel Agilex F-kahelo DisplayPort Transceiver horloĝskemo

Tabelo 4. Horloĝskemo-Signaloj

Horloĝo en diagramo	Priskribo
SysPLL refclk	F-kahelo System PLL referenca horloĝo kiu povas esti ajna horloĝfrekvenco kiu estas dividebla per System PLL por tiu produktfrekvenco. En ĉi tiu dezajno ekzample, system_pll_clk_link kaj rx/tx refclk_link dividas la saman SysPLL refclk kiu estas 150Mhz. Ĝi devas esti senpaga horloĝo, kiu estas konektita de diligenta transceptora referenca horloĝstifto al la eniga horloĝhaveno de Referenco kaj System PLL Clocks IP, antaŭ ol konekti la respondan elighavenon al DisplayPort Phy Top.
system_pll_clk_link	La minimuma Sistemo PLL-eligfrekvenco por subteni la tutan DisplayPort-rapidecon estas 320Mhz. Ĉi tiu dezajno ekzample uzas 900 Mhz (plej altan) eligfrekvencon tiel ke SysPLL refclk povas esti dividita kun rx/tx refclk_link kiu estas 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR kaj Tx PLL Link refclk kiu fiksis al 150 Mhz por subteni ĉiujn DisplayPort-datumrapidecon.
rx_ls_clkout/tx Estas clkout	DisplayPort Link Speed ​​Clock al horloĝo DisplayPort IP-kerno. Frekvenco ekvivalenta al Datumrapideco divida per paralela datenlarĝo. Example: Ofteco = datumrapideco/datumlarĝo = 8.1G (HBR3)/40 bitoj = 202.5 ​​Mhz

2.3. Simulada Testbenko
La simuladtestbenko simulas la DisplayPort TX serian loopback al RX.
Figuro 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

Tablo 5. Testbench Komponantoj

Komponanto	Priskribo
Video Ŝablona Generatoro	Ĉi tiu generatoro produktas kolorajn barajn ŝablonojn, kiujn vi povas agordi. Vi povas parametrigi la tempigon de la videoformato.
Testbenka Kontrolo	Ĉi tiu bloko kontrolas la testsekvencon de la simulado kaj generas la necesajn stimulsignalojn al la TX-kerno. La testbenka kontrolbloko ankaŭ legas la CRC-valoron de kaj fonto kaj lavujo por fari komparojn.
RX Link Speed ​​Clock Frequency Checker	Ĉi tiu kontrolilo kontrolas ĉu la RX-ricevilo retrovita horloĝfrekvenco kongruas kun la dezirata datumfrekvenco.
TX Link Speed ​​Clock Frequency Checker	Ĉi tiu kontrolilo kontrolas ĉu la TX-ricevilo retrovita horloĝfrekvenco kongruas kun la dezirata datumfrekvenco.

La simulada testbenko faras la sekvajn konfirmojn:
Tabelo 6. Testbenkaj Kontroloj

Testkriterioj	Konfirmo
• Ligo-Trejnado ĉe Data Rate HBR3 • Legu la DPCD-registrojn por kontroli ĉu la DP-Statuso starigas kaj mezuras ambaŭ frekvencon de TX kaj RX Link Speed.	Integrigas Frekvencan Kontrolilon por mezuri la frekvencan eliron de la Link Speed-horloĝo de la TX kaj RX-ricevilo.
• Kuru video ŝablono de TX al RX. • Kontrolu la CRC por ambaŭ fonto kaj lavujo por kontroli ĉu ili kongruas	• Konektas video-ŝablon-generatoron al la DisplayPort Fonto por generi la video-ŝablonon. • Testbench-kontrolo poste legas ambaŭ Fonton kaj Sink CRC el DPTX kaj DPRX-registroj kaj komparas por certigi ambaŭ CRC-valorojn estas identaj. Notu: Por certigi, ke CRC estas kalkulita, vi devas ebligi la parametron de aŭtomatigo de la provo de Subteno CTS.

Dokumenta Reviziohistorio por la DisplayPort Intel

Agilex F-kahelo FPGA IP Design Example Uzantgvidilo

Dokumenta Versio	Intel Quartus Prime Version	IP-Versio	Ŝanĝoj
2021.12.13	21.4	21.0.0	Komenca eldono.

Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj.
*Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
ISO 9001: 2015 Registrita

Enreta versio
Sendu Rimarkojn
UG-20347
ID: 709308
Versio: 2021.12.13

Dokumentoj/Rimedoj

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] Uzantogvidilo DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308

Referencoj

• Uzanto Manlibro