DisplayPort Agilex F-Tile FPGA IP Design Example
Pandhuan pangguna
Dianyari kanggo Intel® Quartus® Prime Design Suite: 21.4
IP Versi: 21.0.0

DisplayPort Intel FPGA IP Design Example Guide cepet wiwitan

Desain DisplayPort Intel® FPGA IP examples kanggo piranti Intel Agilex™ F-tile nduweni testbench simulasi lan desain hardware sing ndhukung kompilasi lan testing hardware.
DisplayPort Intel FPGA IP nawakake ex desain ing ngisor ikiamples:

• DisplayPort SST loopback paralel tanpa modul Pixel Clock Recovery (PCR) kanthi tingkat statis

Nalika sampeyan generate ex desainample, editor parameter kanthi otomatis nggawe files perlu kanggo simulasi, ngumpulake, lan nyoba desain ing hardware.
Cathetan: Versi piranti lunak Intel Quartus® Prime 21.4 mung ndhukung Preliminary Design Example kanggo tujuan analisis Simulasi, Sintesis, Kompilasi, lan Wektu. Fungsi hardware durung diverifikasi kanthi lengkap.
Gambar 1. Pangembangan Stages

Informasi sing gegandhengan

• Pandhuan Pangguna IP FPGA Intel DisplayPort
• Migrasi menyang Intel Quartus Prime Pro Edition

1.1. Struktur Direktori
Gambar 2. Struktur Direktori

Tabel 1. Desain Example Komponen

Folder	Files
rtl/inti	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((blok bangunan DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((blok bangunan DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Persyaratan Hardware lan Piranti Lunak
Intel nggunakake hardware lan piranti lunak ing ngisor iki kanggo nyoba ex desainample:
Hardware

• Kit Pangembangan Intel Agilex I-Series

Piranti lunak

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Nggawe Desain
Gunakake editor parameter DisplayPort Intel FPGA IP ing piranti lunak Intel Quartus Prime kanggo ngasilake ex desainample.
Gambar 3. Ngasilake Alur Desain

1. Pilih Tools ➤ IP Catalog, banjur pilih Intel Agilex F-tile minangka kulawarga piranti target.
   Cathetan: Desain example mung ndhukung piranti Intel Agilex F-tile.
2. Ing Katalog IP, temokake lan klik kaping pindho DisplayPort Intel FPGA IP. Jendhela Variasi IP Anyar katon.
3. Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus sampeyan. Editor parameter nyimpen setelan variasi IP ing a file jenenge .ip.
4. Sampeyan bisa milih piranti Intel Agilex F-tile tartamtu ing lapangan Piranti, utawa tetep pilihan piranti lunak Intel Quartus Prime standar.
5. Klik OK. Editor parameter katon.
6. Ngatur paramèter sing dikarepake kanggo TX lan RX
7. Ing Design ExampIng tab, pilih DisplayPort SST Parallel Loopback Without PCR.
8. Pilih Simulasi kanggo generate testbench, lan pilih Synthesis kanggo generate desain hardware example. Sampeyan kudu milih paling ora siji saka opsi iki kanggo generate ex desainample files. Yen sampeyan milih loro, wektu generasi luwih suwe.
9. Klik Generate Examplan Desain.

1.4. Simulasi Desain
Desain DisplayPort Intel FPGA IP example testbench simulates desain loopback serial saka Kayata TX kanggo Kayata RX. Modul generator pola video internal nyopir conto DisplayPort TX lan output video conto RX nyambung menyang checkers CRC ing testbench.
Gambar 4. Alur Simulasi Desain

1. Pindhah menyang folder simulator Synopsys banjur pilih VCS.
2. Run skrip simulasi.
   Sumber vcs_sim.sh
3. Skrip nindakake Quartus TLG, nyusun lan mbukak testbench ing simulator.
4. Analisis asil.
   A simulasi sukses ends karo Source lan Sink SRC comparison.

1.5. Nyusun lan Simulasi Desain
Gambar 5. Nyusun lan Simulasi Rancangan

Kanggo ngumpulake lan mbukak test demonstrasi ing ex hardwareampdesain, tindakake langkah iki:

1. Priksa hardware exampgenerasi desain le lengkap.
2. Bukak piranti lunak Intel Quartus Prime Pro Edition lan bukak /quartus/agi_dp_demo.qpf.
3. Klik Processing ➤ Start Compilation.
4. Enteni nganti Kompilasi rampung.

Cathetan: Desain example ora fungsi verifikasi Preliminary Design Example ing hardware ing release Quartus iki.
Informasi sing gegandhengan
Intel Agilex I-Series FPGA Development Kit User Guide

1.6. DisplayPort Intel FPGA IP Design Examplan Parameter
Tabel 2. DisplayPort Intel FPGA IP Design Example Parameter kanggo Piranti Intel Agilex F-tile

Paramèter	Nilai	Katrangan
Kasedhiya Design Example
Pilih Desain	• Ora ana • DisplayPort SST Paralel Loopback tanpa PCR	Pilih design example kanggo kui. • Ora ana: Ora desain example kasedhiya kanggo pilihan parameter saiki • DisplayPort SST Parallel Loopback tanpa PCR: Desain iki example nduduhake loopback podo saka DisplayPort sink kanggo sumber DisplayPort tanpa modul Recovery Jam piksel (PCR) nalika sampeyan nguripake parameter Aktifake Video Input Gambar Port.
Desain Example Files
Simulasi	Urip, Pateni	Nguripake pilihan iki kanggo generate perlu files kanggo testbench simulasi.
Sintesis	Urip, Pateni	Nguripake pilihan iki kanggo generate perlu files kanggo kompilasi Intel Quartus Prime lan desain hardware.
Format HDL sing digawe
Ngasilake File Format	Verilog, VHDL	Pilih format HDL disenengi kanggo ex desain kuiample filenyetel. Cathetan: Opsi iki mung nemtokake format kanggo IP tingkat paling dhuwur sing digawe files. Kabeh liyane files (misample testbenches lan tingkat ndhuwur files kanggo demonstrasi hardware) ana ing format Verilog HDL.
Kit Pangembangan Target
Pilih Papan	• Ora Kit Development • Intel Agilex I-Series Kit Pangembangan	Pilih Papan kanggo desain diangkah example. • Ora Kit Development: Opsi iki ora kalebu kabeh aspek hardware kanggo ex desainample. Inti IP nyetel kabeh tugas pin menyang pin virtual. • Intel Agilex I-Series FPGA Development Kit: Pilihan iki kanthi otomatis milih piranti target project kanggo cocog piranti ing kit pembangunan iki. Sampeyan bisa ngganti piranti target nggunakake parameter Ganti Piranti Target yen revisi papan sampeyan duwe varian piranti sing beda. Inti IP nyetel kabeh tugas pin miturut kit pangembangan. Cathetan: Desain Awal Example ora diverifikasi fungsional ing hardware ing release Quartus iki. • Custom Development Kit: Pilihan iki ngidini ex desainample kanggo dites ing kit pembangunan pihak katelu karo Intel FPGA. Sampeyan bisa uga kudu nyetel tugas pin dhewe.
	Piranti Target
Ngganti Piranti Target	Urip, Pateni	Uripake pilihan iki banjur pilih varian piranti sing disenengi kanggo kit pangembangan.

Desain Loopback Paralel Examples

Desain DisplayPort Intel FPGA IP examples nduduhake loopback podo saka Kayata DisplayPort RX kanggo Kayata DisplayPort TX tanpa modul Recovery Jam piksel (PCR) ing tingkat statis.
Tabel 3. DisplayPort Intel FPGA IP Design Example kanggo Piranti Intel Agilex F-kothak

Desain Example	sebutan	Data Rate	Mode Saluran	Tipe Loopback
DisplayPort SST loopback paralel tanpa PCR	DisplayPort SST	HBR3	Simpleks	Paralel tanpa PCR

2.1. Intel Agilex F-tile DisplayPort SST Fitur Desain Loopback Paralel
Desain loopback paralel SST examples nduduhake transmisi stream video siji saka DisplayPort sink kanggo sumber DisplayPort tanpa Recovery Jam piksel (PCR) ing tingkat statis.

Figure 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback tanpa PCR

• Ing varian iki, parameter sumber DisplayPort, TX_SUPPORT_IM_ENABLE, diuripake lan antarmuka gambar video digunakake.
• Sink DisplayPort nampa streaming video lan utawa audio saka sumber video eksternal kayata GPU lan decode menyang antarmuka video paralel.
• Output video sink DisplayPort langsung nyopir antarmuka video sumber DisplayPort lan ngodhe menyang link utama DisplayPort sadurunge ngirim menyang monitor.
• IOPLL nyopir sink DisplayPort lan jam video sumber kanthi frekuensi tetep.
• Yen DisplayPort sink lan parameter MAX_LINK_RATE sumber dikonfigurasi kanggo HBR3 lan PIXELS_PER_CLOCK dikonfigurasi kanggo kotak, jam video mlaku ing 300 MHz kanggo ndhukung 8Kp30 tingkat piksel (1188/4 = 297 MHz).

2.2. Skema Jam
Skema clocking nggambarake domain jam ing DisplayPort Intel FPGA IP desain example.
Figure 7. Intel Agilex F-tile DisplayPort Transceiver skema clocking

Tabel 4. Sinyal Skema Jam

Jam ing diagram	Katrangan
SysPLL refclk	Jam referensi F-tile System PLL sing bisa dadi frekuensi jam apa wae sing bisa dibagi dening Sistem PLL kanggo frekuensi output kasebut. Ing desain iki example, system_pll_clk_link lan rx/tx refclk_link nuduhake refclk SysPLL sing padha yaiku 150Mhz. Iku kudu jam mlaku free kang disambungake saka pin jam referensi transceiver darmabakti menyang port jam input saka Referensi lan Sistem PLL Jam IP, sadurunge nyambungake port output cocog kanggo DisplayPort Phy Top.
system_pll_clk_link	Frekuensi output PLL Sistem minimal kanggo ndhukung kabeh tingkat DisplayPort yaiku 320Mhz. Desain iki example nggunakake frekuensi output 900 Mhz (paling dhuwur) supaya SysPLL refclk bisa dienggo bareng karo rx / tx refclk_link yaiku 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR lan Tx PLL Link refclk sing tetep nganti 150 Mhz kanggo ndhukung kabeh tingkat data DisplayPort.
rx_ls_clkout/tx Iku clkout	DisplayPort Link Speed ​​Clock kanggo jam DisplayPort IP inti. Frekuensi sing padha karo Data Rate dibagi kanthi jembar data paralel. Example: Frekuensi = data rate/jembar data = 8.1G (HBR3) / 40 bit = 202.5 ​​Mhz

2.3. Simulasi Testbench
Testbench simulasi simulates DisplayPort TX serial loopback kanggo RX.
Gambar 8. DisplayPort Intel FPGA IP Simplex Mode Simulasi Testbench Diagram Blok

Tabel 5. Komponen Testbench

Komponen	Katrangan
Generator Pola Video	Generator iki ngasilake pola garis warna sing bisa dikonfigurasi. Sampeyan bisa nemtokake wektu format video.
Kontrol Testbench	Blok iki ngontrol urutan tes simulasi lan ngasilake sinyal rangsangan sing dibutuhake kanggo inti TX. Blok kontrol testbench uga maca nilai CRC saka sumber lan sink kanggo mbandhingake.
RX Link Speed ​​Clock Frequency Checker	Pemeriksa iki verifikasi yen transceiver RX mbalekake frekuensi jam cocog karo tingkat data sing dikarepake.
TX Link Speed ​​Clock Frequency Checker	Pemeriksa iki verifikasi yen transceiver TX mbalekake frekuensi jam cocog karo tingkat data sing dikarepake.

Testbench simulasi nindakake verifikasi ing ngisor iki:
Tabel 6. Verifikasi Testbench

Kriteria Tes	Verifikasi
• Link Training ing Data Rate HBR3 • Waca ndhaftar DPCD kanggo mriksa yen Status DP nyetel lan ngukur frekuensi TX lan RX Link Speed.	Integrasi Frequency Checker kanggo ngukur output frekuensi jam Link Speed ​​saka transceiver TX lan RX.
• Run pola video saka TX kanggo RX. • Verifikasi CRC kanggo loro sumber lan sink kanggo mriksa yen padha cocog	• Nyambungake generator pola video menyang Sumber DisplayPort kanggo ngasilake pola video. • Kontrol Testbench sabanjuré maca metu loro Source lan Sink CRC saka DPTX lan DPRX ndhaftar lan mbandhingaké kanggo mesthekake yen nilai CRC padha identik. Cathetan: Kanggo mesthekake yen CRC wis diwilang, sampeyan kudu ngaktifake parameter otomatisasi tes Dhukungan CTS.

Riwayat Revisi Dokumen kanggo DisplayPort Intel

Agilex F-tile FPGA IP Design Example Pandhuan pangguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Owah-owahan
2021.12.13	21.4	21.0.0	Rilis wiwitan.

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.
* Jeneng lan merek liyane bisa diklaim minangka properti wong liya.
ISO 9001: 2015 Kadhaftar

Versi Online
Kirimi Umpan Balik
UG-20347
ID: 709308
Versi: 2021.12.13

Dokumen / Sumber Daya

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] Pandhuan pangguna DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, Desain IP Example, Desain IP, UG-20347, 709308

Referensi

• Manual pangguna