DisplayPort Agilex F-Tile FPGA IP Disinn Eżample
Gwida għall-Utent
Aġġornat għal Intel® Quartus® Prime Design Suite: 21.4
Verżjoni IP: 21.0.0

DisplayPort Intel FPGA IP Disinn Eżample Gwida Quick Start

Id-disinn DisplayPort Intel® FPGA IP examples għall-apparati Intel Agilex™ F-tile għandhom testbench li jissimulaw u disinn tal-ħardwer li jappoġġja l-kumpilazzjoni u l-ittestjar tal-hardware.
Il-DisplayPort Intel FPGA IP joffri d-disinn li ġej examples:

• DisplayPort SST loopback parallel mingħajr modulu Pixel Clock Recovery (PCR) b'rata statika

Meta tiġġenera disinn example, l-editur tal-parametru awtomatikament joħloq il- files meħtieġa biex jissimulaw, jikkompilaw, u jittestjaw id-disinn fil-ħardwer.
Nota: Verżjoni tas-software Intel Quartus® Prime 21.4 tappoġġja biss Disinn Preliminari Example għal skopijiet ta' Simulazzjoni, Sinteżi, Kumpilazzjoni, u analiżi tal-Ħin. Il-funzjonalità tal-ħardwer mhix verifikata bis-sħiħ.
Figura 1. Żvilupp Stages

Informazzjoni Relatata

• Gwida għall-Utent DisplayPort Intel FPGA IP
• Migrazzjoni għal Intel Quartus Prime Pro Edition

1.1. Struttura tad-Direttorju
Figura 2. Struttura tad-Direttorju

Tabella 1. Disinn Eżample Komponenti

Folders	Files
rtl/qalba	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((blokk tal-bini DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((blokk tal-bini DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Ħtiġijiet ta' ħardwer u softwer
Intel juża l-ħardwer u s-softwer li ġejjin biex jittestja d-disinn example:
Ħardwer

• Intel Agilex I-Series Development Kit

Software

• Intel Quartus Prime
• Synopsys* VCL Simulatur

1.3. Ġenerazzjoni tad-Disinn
Uża l-editur tal-parametru DisplayPort Intel FPGA IP fis-softwer Intel Quartus Prime biex tiġġenera d-disinn example.
Figura 3. Ġenerazzjoni tal-Fluss tad-Disinn

1. Agħżel Għodda ➤ Catalog IP, u agħżel Intel Agilex F-tile bħala l-familja ta 'tagħmir fil-mira.
   Nota: Id-disinn example jappoġġja biss apparati Intel Agilex F-tile.
2. Fil-Katalgu IP, sib u kklikkja darbtejn fuq DisplayPort Intel FPGA IP. Tidher it-tieqa New IP Varjazzjoni.
3. Speċifika isem tal-ogħla livell għall-varjazzjoni tal-IP tad-dwana tiegħek. L-editur tal-parametri jiffranka s-settings tal-varjazzjoni tal-IP f'a file jismu .ip.
4. Tista' tagħżel apparat speċifiku Intel Agilex F-tile fil-qasam Device, jew iżżomm l-għażla default ta' apparat tas-softwer Intel Quartus Prime.
5. Ikklikkja OK. Jidher l-editur tal-parametri.
6. Ikkonfigura l-parametri mixtieqa kemm għal TX kif ukoll għal RX
7. Fuq id-Disinn Example tab, agħżel DisplayPort SST Parallel Loopback Mingħajr PCR.
8. Agħżel Simulazzjoni biex tiġġenera t-testbench, u agħżel Sintesi biex tiġġenera d-disinn tal-ħardwer example. Trid tagħżel mill-inqas waħda minn dawn l-għażliet biex tiġġenera d-disinn example files. Jekk tagħżel it-tnejn, iż-żmien tal-ġenerazzjoni huwa itwal.
9. Ikklikkja Iġġenera Example Disinn.

1.4. Simulazzjoni tad-Disinn
Id-disinn DisplayPort Intel FPGA IP example testbench jissimula disinn loopback serjali minn istanza TX għal istanza RX. Modulu tal-ġeneratur tal-mudell tal-vidjo intern isuq l-istanza DisplayPort TX u l-output tal-vidjo tal-istanza RX jgħaqqad mal-kontrolluri CRC fit-testbench.
Figura 4. Fluss ta' Simulazzjoni tad-Disinn

1. Mur fil-folder tas-simulatur Synopsys u agħżel VCS.
2. Mexxi skript ta 'simulazzjoni.
   Sors vcs_sim.sh
3. L-iskript iwettaq Quartus TLG, jikkompila u jmexxi t-testbench fis-simulatur.
4. Analizza r-riżultat.
   Simulazzjoni b'suċċess tispiċċa b'paragun ta' Sors u Sink SRC.

1.5. Kumpilazzjoni u Simulazzjoni tad-Disinn
Figura 5. Kumpilazzjoni u Simulazzjoni tad-Disinn

Biex tiġbor u tmexxi test ta' dimostrazzjoni fuq il-hardware exampid-disinn, segwi dawn il-passi:

1. Tiżgura ħardwer example ġenerazzjoni tad-disinn hija kompluta.
2. Niedi s-softwer Intel Quartus Prime Pro Edition u iftaħ /quartus/agi_dp_demo.qpf.
3. Ikklikkja Ipproċessar ➤ Ibda l-Kompilazzjoni.
4. Stenna sakemm il-Kompilazzjoni titlesta.

Nota: Id-disinn example ma tivverifikax funzjonalment Disinn Preliminari Eżample fuq il-ħardwer f'dan ir-rilaxx ta' Quartus.
Informazzjoni Relatata
Intel Agilex I-Series FPGA Development Kit Gwida għall-Utent

1.6. DisplayPort Intel FPGA IP Disinn Eżample Parametri
Tabella 2. DisplayPort Intel FPGA IP Disinn Example Parametri għall-Apparat Intel Agilex F-tile

Parametru	Valur	Deskrizzjoni
Disinn Disponibbli Eżample
Agħżel Disinn	• Xejn • DisplayPort SST Parallel Loopback mingħajr PCR	Agħżel id-disinn example għandha tiġi ġġenerata. • Xejn: L-ebda disinn example hija disponibbli għall-għażla tal-parametru kurrenti • DisplayPort SST Loopback Parallel mingħajr PCR: Dan id-disinn example juri loopback parallel minn DisplayPort sink għal sors DisplayPort mingħajr modulu Pixel Clock Recovery (PCR) meta tixgħel il-parametru Enable Video Input Image Port.
Disinn Eżample Files
Simulazzjoni	Mixgħul, Mitfi	Ixgħel din l-għażla biex tiġġenera dak meħtieġ files għall-testbench simulazzjoni.
Sinteżi	Mixgħul, Mitfi	Ixgħel din l-għażla biex tiġġenera dak meħtieġ files għall-kumpilazzjoni Intel Quartus Prime u d-disinn tal-ħardwer.
Format HDL iġġenerat
Iġġenera File Format	Verilog, VHDL	Agħżel il-format HDL preferut tiegħek għad-disinn iġġenerat example filesett. Nota: Din l-għażla tiddetermina biss il-format għall-IP tal-ogħla livell iġġenerat files. Kollha l-oħra files (eżample testbenches u l-ogħla livell files għal dimostrazzjoni tal-ħardwer) huma fil-format Verilog HDL.
Target Development Kit
Agħżel il-Bord	• Nru Kit ta' Żvilupp • Intel Agilex I-Serje Kit ta' Żvilupp	Agħżel il-bord għad-disinn immirat example. • Ebda Kit ta' Żvilupp: Din l-għażla teskludi l-aspetti kollha tal-ħardwer għad-disinn example. Il-qalba tal-IP tissettja l-assenjazzjonijiet kollha tal-brilli għal pins virtwali. • Intel Agilex I-Series FPGA Development Kit: Din l-għażla awtomatikament tagħżel l-apparat fil-mira tal-proġett biex jaqbel mal-apparat fuq dan il-kit ta 'żvilupp. Tista' tibdel it-tagħmir fil-mira billi tuża l-parametru Bidla l-Apparat Mira jekk ir-reviżjoni tal-bord tiegħek għandha varjant ta' apparat differenti. Il-qalba tal-IP tistabbilixxi l-assenjazzjonijiet tal-pin kollha skont il-kit tal-iżvilupp. Nota: Disinn Preliminari Eżample mhix verifikata funzjonalment fuq il-ħardwer f'dan ir-rilaxx ta' Quartus. • Custom Development Kit: Din l-għażla tippermetti d-disinn example biex tiġi ttestjata fuq kit ta 'żvilupp ta' parti terza b'Intel FPGA. Jista' jkollok bżonn tissettja l-assenjazzjonijiet tal-pin waħdek.
	Apparat fil-mira
Ibdel l-Apparat fil-Mira	Mixgħul, Mitfi	Ixgħel din l-għażla u agħżel il-varjant tal-apparat preferut għall-kit tal-iżvilupp.

Disinn Loopback Parallel Eżamples

Id-disinn DisplayPort Intel FPGA IP examples juru loopback parallel minn istanza DisplayPort RX għal istanza DisplayPort TX mingħajr modulu Pixel Clock Recovery (PCR) b'rata statika.
Tabella 3. DisplayPort Intel FPGA IP Disinn Example għal Intel Agilex F-tile Device

Disinn Eżample	Denominazzjoni	Rata tad-Data	Modalità Channel	Tip Loopback
DisplayPort SST loopback parallel mingħajr PCR	DisplayPort SST	HBR3	Simplex	Parallel mingħajr PCR

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Features
Id-disinn tal-loopback parallel SST examples juru t-trażmissjoni ta 'fluss wieħed tal-vidjo minn DisplayPort sink għal sors DisplayPort mingħajr Pixel Clock Recovery (PCR) b'rata statika.

Figura 6. Intel Agilex F-tile DisplayPort SST Loopback Parallel mingħajr PCR

• F'dan il-varjant, il-parametru tas-sors DisplayPort, TX_SUPPORT_IM_ENABLE, huwa mixgħul u tintuża l-interface tal-immaġni tal-vidjo.
• Is-sink DisplayPort jirċievi streaming tal-vidjo u jew awdjo minn sors tal-vidjo estern bħal GPU u jiddekodifikah f'interface tal-vidjo parallela.
• L-output tal-vidjo sink DisplayPort imexxi direttament l-interface tal-vidjo tas-sors DisplayPort u jikkodifika mal-link prinċipali DisplayPort qabel ma jittrasmetti lill-monitor.
• L-IOPLL imexxi kemm l-arloġġi tal-vidjow tas-sink DisplayPort kif ukoll tas-sors bi frekwenza fissa.
• Jekk DisplayPort sink u parametru MAX_LINK_RATE tas-sors huwa kkonfigurat għal HBR3 u PIXELS_PER_CLOCK huwa kkonfigurat għal Quad, l-arloġġ tal-vidjo jaħdem f'300 MHz biex jappoġġja r-rata ta 'pixel 8Kp30 (1188/4 = 297 MHz).

2.2. Skema ta' Clocking
L-iskema tal-arloġġ turi d-dominji tal-arloġġ fid-disinn DisplayPort Intel FPGA IP example.
Figura 7. Skema ta 'clocking ta' Intel Agilex F-tile DisplayPort Transceiver

Tabella 4. Sinjali tal-Iskema tal-Clocking

Arloġġ fid-dijagramma	Deskrizzjoni
SysPLL refclk	Arloġġ ta 'referenza tas-Sistema PLL ta' F-tile li jista 'jkun kwalunkwe frekwenza ta' arloġġ li hija diviża mis-Sistema PLL għal dik il-frekwenza tal-ħruġ. F'dan id-disinn example, system_pll_clk_link u rx/tx refclk_link qed jaqsmu l-istess SysPLL refclk li huwa 150Mhz. Għandu jkun arloġġ li jaħdem b'xejn li huwa konness minn pin tal-arloġġ ta 'referenza tat-transceiver ddedikat mal-port tal-arloġġ tad-dħul ta' Reference and System PLL Clocks IP, qabel ma tikkonnettja l-port tal-ħruġ korrispondenti ma 'DisplayPort Phy Top.
system_pll_clk_link	Il-frekwenza minima tal-ħruġ tas-Sistema PLL biex tappoġġja r-rata DisplayPort kollha hija 320Mhz. Dan id-disinn example juża frekwenza ta 'ħruġ ta' 900 Mhz (l-ogħla) sabiex SysPLL refclk jista 'jinqasam ma' rx/tx refclk_link li huwa 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR u Tx PLL Link refclk li ffissat għal 150 Mhz biex isostni r-rata tad-dejta DisplayPort kollha.
rx_ls_clkout/tx Huwa clkout	DisplayPort Link Speed ​​Arloġġ għall-arloġġ DisplayPort IP core. Frekwenza ekwivalenti għar-Rata tad-Data diviża b'wisa' parallela tad-dejta. Example: Frekwenza = rata tad-dejta/wisa' tad-dejta = 8.1G (HBR3) / 40bits = 202.5 Mhz

2.3. Simulazzjoni Testbench
Il-bank tat-test tas-simulazzjoni jissimula l-loopback serjali DisplayPort TX għal RX.
Figura 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

Tabella 5. Komponenti Testbench

Komponent	Deskrizzjoni
Ġeneratur tal-Mudelli tal-Vidjo	Dan il-ġeneratur jipproduċi mudelli ta 'bar tal-kulur li tista' tikkonfigura. Tista' tipparametrizza l-ħin tal-format tal-vidjo.
Kontroll tal-Bank tat-Test	Din il-blokka tikkontrolla s-sekwenza tat-test tas-simulazzjoni u tiġġenera s-sinjali ta 'stimolu meħtieġa għall-qalba TX. Il-blokk ta 'kontroll tal-bank tat-test jaqra wkoll il-valur CRC kemm mis-sors kif ukoll mis-sink biex jagħmel paraguni.
RX Link Veloċità Arloġġ Frekwenza Kontroll	Dan il-kontrollur jivverifika jekk il-frekwenza tal-arloġġ irkuprata tat-transceiver RX taqbilx mar-rata tad-dejta mixtieqa.
TX Link Veloċità Arloġġ Frekwenza Kontroll	Dan il-kontrollur jivverifika jekk il-frekwenza tal-arloġġ irkuprata tat-transceiver TX taqbilx mar-rata tad-dejta mixtieqa.

Il-bank tat-test tas-simulazzjoni jagħmel il-verifiki li ġejjin:
Tabella 6. Verifiki tal-Bank tat-Test

Kriterji tat-Test	Verifika
• Link Taħriġ bir-Rata tad-Data HBR3 • Aqra r-reġistri DPCD biex tivverifika jekk l-Istatus DP jissettjax u jkejjel kemm il-frekwenza tal-Veloċità tal-Link TX kif ukoll RX.	Jintegra Frequency Checker biex ikejjel l-output tal-frekwenza tal-arloġġ tal-Link Speed ​​mit-transceiver TX u RX.
• Mexxi mudell tal-vidjo minn TX għal RX. • Ivverifika s-CRC kemm għas-sors kif ukoll għas-sink biex tivverifika jekk jaqblux	• Tqabbad il-ġeneratur tal-mudell tal-vidjo mas-Sors DisplayPort biex jiġġenera l-mudell tal-vidjo. • Il-kontroll tal-bank tat-test li jmiss jaqra kemm is-Sors u Sink CRC mir-reġistri DPTX u DPRX u jqabbel biex jiżgura li ż-żewġ valuri CRC huma identiċi. Nota: Biex tiżgura li s-CRC jiġi kkalkulat, trid tattiva l-parametru ta' awtomazzjoni tat-test Support CTS.

Storja tar-Reviżjoni tad-Dokument għall-Intel DisplayPort

Agilex F-tile FPGA IP Disinn Example Gwida għall-Utent

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
2021.12.13	21.4	21.0.0	Rilaxx inizjali.

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi.
*Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.
ISO 9001: 2015 Reġistrat

Verżjoni Online
Ibgħat Feedback
UG-20347
ID: 709308
Verżjoni: 2021.12.13

Dokumenti / Riżorsi

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdfGwida għall-Utent DisplayPort Agilex F-Tile FPGA IP Disinn Eżample, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, Disinn IP Example, Disinn IP, UG-20347, 709308

Referenzi

• Manwal għall-Utent