DisplayPort Agilex F-Tile FPGA IP Design Example
Giya sa Gumagamit
Gi-update alang sa Intel® Quartus® Prime Design Suite: 21.4
Bersyon sa IP: 21.0.0

DisplayPort Intel FPGA IP Design Example Giya sa Dali nga Pagsugod

Ang DisplayPort Intel® FPGA IP design examples alang sa Intel Agilex™ F-tile nga mga device adunay usa ka simulating testbench ug usa ka hardware design nga nagsuporta sa compilation ug hardware testing.
Ang DisplayPort Intel FPGA IP nagtanyag sa mosunod nga disenyo examples:

• DisplayPort SST parallel loopback nga walay Pixel Clock Recovery (PCR) module sa static nga gikusgon

Kung makamugna ka ug design exampUg, ang editor sa parameter awtomatikong nagmugna sa files gikinahanglan sa simulate, compile, ug pagsulay sa disenyo sa hardware.
Mubo nga sulat: Ang Intel Quartus® Prime 21.4 software nga bersyon nagsuporta lamang sa Preliminary Design Example para sa Simulation, Synthesis, Compilation, ug Timing nga katuyoan sa pagtuki. Ang pagpaandar sa hardware dili hingpit nga napamatud-an.
Hulagway 1. Pag-uswag Stages

May Kalabutan nga Impormasyon

• DisplayPort Intel FPGA IP User Guide
• Pagbalhin sa Intel Quartus Prime Pro Edition

1.1. Istruktura sa Direktoryo
Figure 2. Istruktura sa Direktoryo

Talaan 1. Disenyo ExampMga sangkap

Mga folder	Files
rtl/kinauyokan	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX building block)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX building block)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Mga Kinahanglanon sa Hardware ug Software
Gigamit sa Intel ang mosunod nga hardware ug software aron sulayan ang disenyo example:
Hardware

• Intel Agilex I-Series Development Kit

Software

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Paghimo sa Disenyo
Gamita ang DisplayPort Intel FPGA IP parameter editor sa Intel Quartus Prime software aron makamugna ang ex designample.
Figure 3. Pagmugna sa Daloy nga Disenyo

1. Pilia ang Tools ➤ IP Catalog, ug pilia ang Intel Agilex F-tile isip target device family.
   Mubo nga sulat: Ang disenyo exampGisuportahan ra sa Intel Agilex F-tile nga mga aparato.
2. Sa IP Catalog, pangitaa ug doble-klik ang DisplayPort Intel FPGA IP. Ang Bag-ong IP Variation nga bintana makita.
3. Itakda ang usa ka top-level nga ngalan alang sa imong naandan nga IP variation. Gitipigan sa editor sa parameter ang mga setting sa pagbag-o sa IP sa a file ginganlan .ip.
4. Mahimo kang mopili og piho nga Intel Agilex F-tile device sa natad sa Device, o ipabilin ang default Intel Quartus Prime software device selection.
5. I-klik ang OK. Ang parameter editor makita.
6. I-configure ang gusto nga mga parameter alang sa TX ug RX
7. Sa Disenyo Exampsa tab, pilia ang DisplayPort SST Parallel Loopback nga Wala PCR.
8. Pilia ang Simulation aron makamugna ang testbench, ug pilia ang Synthesis aron makamugna ang hardware design example. Kinahanglan ka nga mopili bisan usa niini nga mga kapilian aron makamugna ang disenyo nga example files. Kung imong pilion ang duha, ang oras sa henerasyon mas taas.
9. I-klik ang Paghimo Exampug Disenyo.

1.4. Pagsundog sa Disenyo
Ang DisplayPort Intel FPGA IP design exampAng testbench nagsundog sa usa ka serial loopback nga disenyo gikan sa usa ka pananglitan sa TX ngadto sa usa ka pananglitan sa RX. Usa ka internal nga video pattern generator module nagmaneho sa DisplayPort TX nga pananglitan ug ang RX nga pananglitan nga video output nagkonektar sa CRC checkers sa testbench.
Figure 4. Pag-agos sa Simulation sa Disenyo

1. Adto sa Synopsys simulator folder ug pilia ang VCS.
2. Pagdalag simulation script.
   Tinubdan vcs_sim.sh
3. Ang script naghimo sa Quartus TLG, nag-compile ug nagpadagan sa testbench sa simulator.
4. Analisaha ang resulta.
   Ang usa ka malampuson nga simulation natapos sa pagtandi sa Source ug Sink SRC.

1.5. Pag-compile ug Pag-simulate sa Disenyo
Figure 5. Pag-compile ug Pag-simulate sa Disenyo

Sa pag-compile ug pagpadagan sa usa ka demonstration test sa hardware exampsa disenyo, sunda kini nga mga lakang:

1. Siguroha ang hardware exampAng paghimo sa disenyo kompleto na.
2. Ilunsad ang Intel Quartus Prime Pro Edition software ug ablihi /quartus/agi_dp_demo.qpf.
3. I-klik ang Processing ➤ Sugdi ang Compilation.
4. Paghulat hangtud makompleto ang Compilation.

Mubo nga sulat: Ang disenyo exampAng le wala magamit nga nagpamatuod sa Preliminary Design Exampsa hardware niining Quartus nga pagpagawas.
May Kalabutan nga Impormasyon
Giya sa Gumagamit sa Intel Agilex I-Series FPGA Development Kit

1.6. DisplayPort Intel FPGA IP Design ExampMga Parameter
Talaan 2. DisplayPort Intel FPGA IP Design Example Parameter alang sa Intel Agilex F-tile Device

Parameter	Bili	Deskripsyon
Anaa nga Disenyo Example
Pilia ang Disenyo	• Wala • DisplayPort SST Parallel Loopback nga walay PCR	Pilia ang disenyo example nga mamugna. • Wala: Walay disenyo exampAng le anaa alang sa kasamtangan nga pagpili sa parameter • DisplayPort SST Parallel Loopback nga walay PCR: Kini nga disenyo example nagpakita parallel loopback gikan sa DisplayPort lababo ngadto sa DisplayPort tinubdan nga walay Pixel Clock Recovery (PCR) module sa diha nga imong i-on ang Enable Video Input Image Port parameter.
Disenyo Example Files
Simulation	Sa, sa	I-on kini nga opsyon aron makamugna ang gikinahanglan files alang sa simulation testbench.
Synthesis	Sa, sa	I-on kini nga opsyon aron makamugna ang gikinahanglan files alang sa Intel Quartus Prime compilation ug hardware design.
Nahimo nga HDL Format
Makamugna File Porma	Verilog, VHDL	Pilia ang imong gusto nga HDL format para sa namugna nga disenyo example filegitakda. Mubo nga sulat: Kini nga opsyon nagtino lamang sa format alang sa namugna nga top level IP files. Ang tanan nga uban pa files (eg example testbenches ug top level files para sa hardware demonstration) naa sa Verilog HDL format.
Target Development Kit
Pilia ang Lupon	• Walay Development Kit • Intel Agilex I-Series Development Kit	Pilia ang board alang sa gipunting nga disenyo example. • Walay Development Kit: Kini nga opsyon wala maglakip sa tanang aspeto sa hardware alang sa disenyo example. Ang IP core nagtakda sa tanang mga assignment sa pin ngadto sa virtual nga mga pin. • Intel Agilex I-Series FPGA Development Kit: Kini nga opsyon awtomatik nga mopili sa target device sa proyekto nga mohaum sa device niini nga development kit. Mahimo nimong usbon ang target device gamit ang Change Target Device parameter kung ang imong board revision adunay lain nga device nga variant. Ang IP core nagtakda sa tanang mga assignment sa pin sumala sa development kit. Mubo nga sulat: Preliminary Design ExampAng le dili praktikal nga napamatud-an sa hardware sa kini nga pagpagawas sa Quartus. • Custom Development Kit: Kini nga opsyon nagtugot sa disenyo examparon sulayan sa usa ka third-party development kit nga adunay Intel FPGA. Tingali kinahanglan nimo nga itakda ang mga buluhaton sa pin sa imong kaugalingon.
	Target nga Device
Usba ang Target nga Device	Sa, sa	I-on kini nga opsyon ug pilia ang gusto nga variant sa device alang sa development kit.

Parallel Loopback Design Examples

Ang DisplayPort Intel FPGA IP design exampGipakita nila ang parallel loopback gikan sa DisplayPort RX nga pananglitan ngadto sa DisplayPort TX nga pananglitan nga walay Pixel Clock Recovery (PCR) module sa static nga rate.
Talaan 3. DisplayPort Intel FPGA IP Design Example alang sa Intel Agilex F-tile Device

Disenyo Example	Pagtudlo	Rate sa Data	Mode sa Channel	Uri sa Loopback
DisplayPort SST parallel loopback nga walay PCR	DisplayPort SST	HBR3	Simplex	Parallel nga walay PCR

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Features
Ang SST parallel loopback design exampGipakita niini ang pagpasa sa usa ka video stream gikan sa DisplayPort sink ngadto sa tinubdan sa DisplayPort nga walay Pixel Clock Recovery (PCR) sa static nga gikusgon.

Figure 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback nga walay PCR

• Niini nga variant, ang parameter sa tinubdan sa DisplayPort, TX_SUPPORT_IM_ENABLE, gi-on ug gigamit ang interface sa video image.
• Ang DisplayPort sink makadawat og video ug o audio streaming gikan sa external video source sama sa GPU ug gi-decode kini ngadto sa parallel video interface.
• Ang DisplayPort sink video output direkta nga nagmaneho sa DisplayPort source video interface ug nag-encode sa DisplayPort main link sa dili pa ipadala ngadto sa monitor.
• Ang IOPLL nagmaneho sa DisplayPort sink ug source video clock sa usa ka fixed frequency.
• Kung ang DisplayPort sink ug ang MAX_LINK_RATE parameter sa tinubdan gi-configure sa HBR3 ug ang PIXELS_PER_CLOCK gi-configure sa Quad, ang video clock modagan sa 300 MHz aron suportahan ang 8Kp30 pixel rate (1188/4 = 297 MHz).

2.2. Skema sa Pag-orasan
Ang clocking scheme naghulagway sa mga domain sa orasan sa DisplayPort Intel FPGA IP design example.
Figure 7. Intel Agilex F-tile DisplayPort Transceiver clocking scheme

Talaan 4. Mga Signal sa Clocking Scheme

Relo sa diagram	Deskripsyon
SysPLL refclk	F-tile System PLL reference clock nga mahimong bisan unsa nga frequency sa orasan nga mabahin sa System PLL alang sa output frequency. Niini nga disenyo example, system_pll_clk_link ug rx/tx refclk_link nagpaambit sa parehas nga SysPLL refclk nga 150Mhz. Kini kinahanglan nga usa ka libre nga running clock nga konektado gikan sa usa ka dedikado nga transceiver reference clock pin ngadto sa input clock port sa Reference ug System PLL Clocks IP, sa dili pa ikonektar ang katumbas nga output port ngadto sa DisplayPort Phy Top.
system_pll_clk_link	Ang minimum nga System PLL output frequency sa pagsuporta sa tanan nga DisplayPort rate mao ang 320Mhz. Kini nga disenyo exampGigamit ni le ang 900 Mhz (pinakataas) nga frequency sa output aron ang SysPLL refclk mahimong ipaambit sa rx/tx refclk_link nga 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR ug Tx PLL Link refclk nga gitakda sa 150 Mhz aron suportahan ang tanan nga rate sa datos sa DisplayPort.
rx_ls_clkout/tx Ang clkout	DisplayPort Link Speed ​​Clock sa orasan sa DisplayPort IP core. Ang frequency nga katumbas sa Data Rate nga gibahin sa parallel data width. Example: Frequency = rate sa datos / gilapdon sa datos = 8.1G (HBR3) / 40bits = 202.5 Mhz

2.3. Simulation Testbench
Ang simulation testbench nagsundog sa DisplayPort TX serial loopback sa RX.
Figure 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

Talaan 5. Mga sangkap sa Testbench

Component	Deskripsyon
Video Pattern Generator	Kini nga generator naghimo og mga pattern sa color bar nga mahimo nimong i-configure. Mahimo nimong i-parameter ang timing sa format sa video.
Pagkontrol sa Testbench	Kini nga bloke nagkontrol sa pagkasunod-sunod sa pagsulay sa simulation ug nagmugna sa gikinahanglan nga mga signal sa stimulus sa TX core. Ang testbench control block nagbasa usab sa kantidad sa CRC gikan sa gigikanan ug lababo aron makahimo mga pagtandi.
Ang RX Link Speed ​​​​Clock Frequency Checker	Kini nga checker nagpamatuod kung ang RX transceiver nabawi nga frequency sa orasan motakdo sa gusto nga rate sa datos.
TX Link Speed ​​Clock Frequency Checker	Kini nga checker nagpamatuod kung ang TX transceiver nabawi nga frequency sa orasan motakdo sa gitinguha nga rate sa datos.

Ang simulation testbench naghimo sa mosunod nga mga pag-verify:
Talaan 6. Testbench Verifications

Mga Kriterya sa Pagsulay	Pagpamatuod
• Link Training sa Data Rate HBR3 • Basaha ang mga rehistro sa DPCD aron masusi kung ang DP Status nagtakda ug nagsukod sa TX ug RX Link Speed ​​frequency.	Naghiusa sa Frequency Checker aron masukod ang frequency output sa Link Speed ​​​​clock gikan sa TX ug RX transceiver.
• Run video pattern gikan sa TX ngadto sa RX. • I-verify ang CRC alang sa tinubdan ug lababo aron masusi kung magkatugma ba kini	• Nagkonektar sa video pattern generator ngadto sa DisplayPort Source aron makamugna sa video pattern. • Ang kontrol sa Testbench sunod nga nagbasa sa Source ug Sink CRC gikan sa DPTX ug DPRX nga mga rehistro ug nagtandi aron maseguro nga pareho ang mga kantidad sa CRC. Mubo nga sulat: Aron masiguro nga makalkula ang CRC, kinahanglan nimo nga i-enable ang Suporta sa CTS test automation parameter.

Kasaysayan sa Pagbag-o sa Dokumento alang sa DisplayPort Intel

Agilex F-tile FPGA IP Design Example Giya sa Gumagamit

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
2021.12.13	21.4	21.0.0	Inisyal nga pagpagawas.

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo.
*Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
ISO 9001: 2015 Narehistro

Online nga Bersyon
Ipadala ang Feedback
UG-20347
ID: 709308
Bersyon: 2021.12.13

Mga Dokumento / Mga Kapanguhaan

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] Giya sa Gumagamit DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308

Mga pakisayran

• Manwal sa Gumagamit