DisplayPort Agilex F-Tile FPGA IP Design Example
Guida d'usu
Aghjurnatu per Intel® Quartus® Prime Design Suite: 21.4
Versione IP: 21.0.0

DisplayPort Intel FPGA IP Design Example Guide Quick Start

U disignu DisplayPort Intel® FPGA IP exampi per i dispositi Intel Agilex™ F-tile presentanu un bancu di prova di simulazione è un disignu hardware chì sustene a compilazione è a prova di hardware.
U DisplayPort Intel FPGA IP offre u seguente design examples:

• DisplayPort SST loopback parallelu senza un modulu Pixel Clock Recovery (PCR) à una tarifa statica

Quandu generate un disignu example, l'editore di paràmetri crea automaticamente u fileHè necessariu di simule, compile è pruvà u disignu in hardware.
Nota: A versione di u software Intel Quartus® Prime 21.4 supporta solu Design Preliminary Example per l'analisi di simulazione, sintesi, compilazione è timing. A funziunalità di u hardware ùn hè micca verificatu cumplettamente.
Figura 1. Sviluppu Stages

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• Migrazione à Intel Quartus Prime Pro Edition

1.1. Struttura di u repertoriu
Figura 2. Struttura di u repertoriu

Table 1. Design Exampi cumpunenti

Folders	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((bloccu di costruzione DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((bloccu di costruzione DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Requisiti di Hardware è Software
Intel usa i seguenti hardware è software per pruvà u disignu exampLe:
Hardware

• Kit di sviluppu Intel Agilex I-Series

Software

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Generazione di u Design
Aduprate l'editore di paràmetri IP DisplayPort Intel FPGA in u software Intel Quartus Prime per generà u disignu example.
Figura 3. Generazione di u Flussu di Design

1. Selezziunate Strumenti ➤ Catalogu IP, è selezziunate Intel Agilex F-tile cum'è a famiglia di dispositivi di destinazione.
   Nota: U disignu example supporta solu i dispositi Intel Agilex F-tile.
2. In u Catalogu IP, localizzate è fate doppiu clicu DisplayPort Intel FPGA IP. A finestra New IP Variation appare.
3. Specificate un nome di primu livellu per a vostra variazione IP persunalizata. L'editore di paràmetri salva i paràmetri di variazione IP in a file chjamatu .ip.
4. Pudete selezziunate un dispositivu Intel Agilex F-tile specificu in u campu Dispositivu, o mantene a selezzione predeterminata di u dispositivu di u software Intel Quartus Prime.
5. Cliccate OK. L'editore di paràmetri appare.
6. Configurate i paràmetri desiderati per TX è RX
7. Nantu à u Design Example tab, selezziunate DisplayPort SST Parallel Loopback Senza PCR.
8. Selezziunate Simulazione per generà u testbench, è selezziunate Sintesi per generà u disignu hardware example. Duvete selezziunate almenu una di queste opzioni per generà u disignu example files. Se selezziunate i dui, u tempu di generazione hè più longu.
9. Cliccate Generate Exampu Design.

1.4. Simulazione di u disignu
U disignu IP DisplayPort Intel FPGA example testbench simula un design di loopback seriale da una istanza TX à una istanza RX. Un modulu di generatore di mudelli video internu guida l'istanza DisplayPort TX è l'output video di l'istanza RX si cunnetta à i verificatori CRC in u testbench.
Figura 4. Flussu di simulazione di design

1. Andà à u cartulare di simulatore Synopsys è selezziunate VCS.
2. Eseguite u script di simulazione.
   Fonte vcs_sim.sh
3. U script esegue Quartus TLG, compile è eseguisce u testbench in u simulatore.
4. Analizà u risultatu.
   Una simulazione riescita finisci cù u paragone di Source è Sink SRC.

1.5. Cumpilazione è simulazione di u disignu
Figura 5. Compiling and Simulating the Design

Per compilà è eseguisce una prova di dimostrazione nantu à u hardware exampu disignu, seguitate sti passi:

1. Assicuratevi hardware exampa generazione di design hè cumpleta.
2. Lanciate u software Intel Quartus Prime Pro Edition è apre /quartus/agi_dp_demo.qpf.
3. Cliccate Processing ➤ Start Compilation.
4. Aspettate finu à chì a compilazione finisci.

Nota: U disignu example ùn verifica funziunalmente Prughjettu preliminariu Exampu hardware in questa versione di Quartus.
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1.6. DisplayPort Intel FPGA IP Design Example Parametri
Table 2. DisplayPort Intel FPGA IP Design Example Parametri per Intel Agilex F-tile Device

Parametru	Valore	Descrizzione
Disegnu dispunibule Example
Selezziunà Design	• Nimu • DisplayPort SST Parallel Loopback senza PCR	Sceglie u disignu example per esse generatu. • Nisunu: No design example hè dispunibule per a selezzione di paràmetru attuale • DisplayPort SST Parallel Loopback senza PCR: Stu disignu example mostra un loopback parallelu da DisplayPort sink à a fonte DisplayPort senza un modulu Pixel Clock Recovery (PCR) quandu accende u paràmetru Enable Video Input Image Port.
Design Example Files
Simulazione	On, Off	Attivate sta opzione per generà u necessariu files per u bancu di prova di simulazione.
Sintesi	On, Off	Attivate sta opzione per generà u necessariu files per a compilazione Intel Quartus Prime è u disignu di hardware.
Format HDL generatu
Generate File Format	Verilog, VHDL	Sceglite u vostru formatu HDL preferitu per u disignu generatu example fileset. Nota: Questa opzione determina solu u formatu per l'IP di livellu superiore generatu files. Tutti l'altri files (esample testbenches è altu livellu files per a dimostrazione di hardware) sò in formatu Verilog HDL.
Kit di sviluppu di destinazione
Selezziunà Board	• Nisun Kit di sviluppu • Intel Agilex I-Series Kit di sviluppu	Selezziunate u tavulinu per u disignu miratu example. • No Development Kit: Questa opzione esclude tutti l'aspetti hardware per u disignu example. U core IP stabilisce tutte l'assignazioni di pin à i pin virtuali. • Intel Agilex I-Series FPGA Development Kit: Questa opzione selezziunà automaticamente u dispusitivu di destinazione di u prugettu per currisponde à u dispusitivu nantu à stu kit di sviluppu. Pudete cambià u dispositivu di destinazione utilizendu u paràmetru Cambia Dispositivu Target se a vostra revisione di u bordu hà una variante di u dispositivu sfarente. U core IP stabilisce tutte l'assignazioni di pin secondu u kit di sviluppu. Nota: Prughjettu preliminare Example ùn hè micca verificatu funziunale nantu à u hardware in questa versione di Quartus. • Custom Development Kit: Sta opzione permette u disignu example per esse pruvatu nantu à un kit di sviluppu di terzu cù un Intel FPGA. Pudete bisognu di stabilisce l'assignazioni di pin da sè stessu.
	Dispositivu di destinazione
Cambia Dispositivu Target	On, Off	Attivate sta opzione è selezziunate a variante di u dispositivu preferitu per u kit di sviluppu.

Design Loopback Parallel Examples

U disignu IP DisplayPort Intel FPGA exampi dimustranu un loopback parallelu da l'istanza DisplayPort RX à l'istanza DisplayPort TX senza un modulu Pixel Clock Recovery (PCR) à una tarifa statica.
Table 3. DisplayPort Intel FPGA IP Design Example per Intel Agilex F-tile Device

Design Example	Denominazione	Rate di dati	Modu Canale	Tipu di loopback
DisplayPort SST loopback parallelu senza PCR	DisplayPort SST	HBR3	Simplex	Parallel senza PCR

2.1. Funzioni di cuncepimentu di loopback parallelu di Intel Agilex F-tile DisplayPort SST
U disignu di loopback parallelu SST exampi dimustranu a trasmissione di un unicu flussu di video da DisplayPort sink à DisplayPort fonte senza Pixel Clock Recovery (PCR) à una tarifa statica.

Figura 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback senza PCR

• In questa variante, u paràmetru di a fonte DisplayPort, TX_SUPPORT_IM_ENABLE, hè attivatu è l'interfaccia di l'imaghjini video hè aduprata.
• U lavamanu DisplayPort riceve video è audio streaming da una fonte video esterna cum'è GPU è u decode in l'interfaccia video parallela.
• L'output video DisplayPort sink guida direttamente l'interfaccia di video sorgente DisplayPort è codifica à u ligame principale DisplayPort prima di trasmette à u monitor.
• L'IOPLL conduce sia u lavamanu DisplayPort sia l'orologi di video di fonte à una frequenza fissa.
• Se u paràmetru MAX_LINK_RATE di u lavamanu di DisplayPort è a fonte hè cunfiguratu in HBR3 è PIXELS_PER_CLOCK hè cunfiguratu in Quad, u video clock funziona à 300 MHz per supportà a tarifa di pixel 8Kp30 (1188/4 = 297 MHz).

2.2. Schema di clock
U schema di clock illustra i domini di clock in u DisplayPort Intel FPGA IP design example.
Figura 7. Schema di clock di Intel Agilex F-tile DisplayPort Transceiver

Table 4. Clock Scheme Signals

Clock in schema	Descrizzione
SysPLL refclk	F-tile System PLL clock di riferimentu chì pò esse qualsiasi frequenza di clock chì hè dividibile da System PLL per quella frequenza di output. In questu disignu example, system_pll_clk_link è rx/tx refclk_link sparte u stessu refclk SysPLL chì hè 150Mhz. Deve esse un clock free running chì hè cunnessu da un pin di clock di riferimentu di transceiver dedicatu à u portu di clock input di Reference and System PLL Clocks IP, prima di cunnette u portu di output currispondente à DisplayPort Phy Top.
system_pll_clk_link	A frequenza minima di output PLL di u Sistema per supportà tutte a tarifa DisplayPort hè 320Mhz. Stu disignu example usa a frequenza di output 900 Mhz (più alta) per chì SysPLL refclk pò esse spartutu cù rx/tx refclk_link chì hè 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR è Tx PLL Link refclk chì fissu à 150 Mhz per supportà tutte e velocità di dati DisplayPort.
rx_ls_clkout/tx Hè clkout	DisplayPort Link Speed ​​Clock per fà u core di DisplayPort IP. Frequency equivalent to Data Rate divide by parallel data width. ExampLe: Frequency = data rate / data width = 8.1G (HBR3) / 40 bits = 202.5 ​​Mhz

2.3. banc d'essai de simulation
U bancu di prova di simulazione simula u loopback seriale DisplayPort TX à RX.
Figura 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

Table 5. Testbench Components

Cumpunente	Descrizzione
Generatore di mudelli di video	Stu generatore produce mudelli di barra di culore chì pudete cunfigurà. Pudete parametrizà u timing di u furmatu di video.
Testbench Control	Stu bloccu cuntrolla a sequenza di teste di a simulazione è genera i signali di stimulu necessarii à u core TX. U bloccu di cuntrollu di testbench leghje ancu u valore CRC da a fonte è u lavu per fà paraguni.
RX Link Speed ​​Clock Frequency Checker	Stu verificatore verifica se a frequenza di clock recuperata di u transceiver RX currisponde à a tarifa di dati desiderata.
TX Link Speed ​​Clock Frequency Checker	Stu verificatore verifica se a frequenza di u clock di u transceiver TX ricuperatu currisponde à a tarifa di dati desiderata.

U bancu di prova di simulazione fa e verificazioni seguenti:
Table 6. Testbench Verifications

Criterium di prova	Verificazione
• Link Training à Data Rate HBR3 • Leghjite i registri DPCD per verificà s'ellu u Status DP stabilisce è misura a freccia di u TX è RX Link Speed.	Integra Frequency Checker per misurà l'output di frequenza di u clock Link Speed ​​da u transceiver TX è RX.
• Run mudellu video da TX à RX. • Verificate u CRC sia per a fonte sia per u lavu per verificà s'ellu currispondenu	• Connects generatore di mudellu di video à u DisplayPort Source per generà u mudellu di video. • U cuntrollu di Testbench dopu leghje sia Source è Sink CRC da i registri DPTX è DPRX è compara per assicurà chì i dui valori CRC sò identici. Nota: Per assicurà chì u CRC hè calculatu, duvete attivà u paràmetru d'automatizazione di teste Support CTS.

Storia di Revisione di Documenti per u DisplayPort Intel

Agilex F-tile FPGA IP Design Example Guide d'utilisation

Versione di documentu	Version Intel Quartus Prime	Versione IP	Cambiamenti
2021.12.13	21.4	21.0.0	Liberazione iniziale.

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ISO 9001: 2015 Iscritti

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ID: 709308
Versione: 2021.12.13

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Referenze

• Manuale d'usu