DisplayPort Agilex F-Tile FPGA IP ډیزاین Example
د کارن لارښود
د Intel® Quartus® Prime Design Suite لپاره تازه شوی: 21.4
IP نسخه: 21.0.0
DisplayPort Intel FPGA IP ډیزاین Exampد چټک پیل لارښود
د DisplayPort Intel® FPGA IP ډیزاین exampد Intel Agilex ™ F-tile وسیلو لپاره les د سمولو ټیسټ بینچ او د هارډویر ډیزاین وړاندې کوي چې د تالیف او هارډویر ازموینې ملاتړ کوي.
د DisplayPort Intel FPGA IP لاندې ډیزاین وړاندې کويamples:
- د ډیسپلی پورټ SST موازي لوپ بیک پرته د پکسل کلاک ریکوری (PCR) ماډل په جامد نرخ کې
کله چې تاسو ډیزاین تولید کړئ example، د پیرامیټر مدیر په اوتومات ډول رامینځته کوي fileپه هارډویر کې ډیزاین سمولو، تالیف او ازموینې لپاره اړین دي.
یادونه: د Intel Quartus® Prime 21.4 سافټویر نسخه یوازې د لومړني ډیزاین ملاتړ کويampد سمولو، ترکیب، تالیف، او د وخت تحلیل موخو لپاره. د هارډویر فعالیت بشپړ ندی تایید شوی.
شکل 1. پراختیا Stages
اړوند معلومات
- د DisplayPort Intel FPGA IP کارن لارښود
- د Intel Quartus Prime Pro Edition ته مهاجرت
1.1. د لارښود جوړښت
شکل 2. د لارښود جوړښت
جدول 1. ډیزاین مثالampد اجزاو
| فولډر | Files |
| rtl/core | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX ودانۍ بلاک) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX ودانۍ بلاک) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. د هارډویر او سافټویر اړتیاوې
Intel د ډیزاین ازموینې لپاره لاندې هارډویر او سافټویر کارويampLe:
هارډویر
- د Intel Agilex I-Series پرمختیا کټ
سافټویر
- Intel Quartus Prime
- Synopsys * VCL سمیلیټر
1.3. د ډیزاین تولید
د ډیزاین پخوانی تولید لپاره د Intel Quartus Prime سافټویر کې د DisplayPort Intel FPGA IP پیرامیټر مدیر وکاروئample.
شکل 3. د ډیزاین جریان پیدا کول
- اوزار وټاکئ ➤ IP کتلاګ، او د Intel Agilex F-tile د هدف آله کورنۍ په توګه غوره کړئ.
یادونه: ډیزاین پخوانیample یوازې د Intel Agilex F-tile وسیلو ملاتړ کوي. - په IP کتلاګ کې ، د DisplayPort Intel FPGA IP ومومئ او دوه ځله کلیک وکړئ. د نوي IP تغیر کړکۍ څرګندیږي.
- د خپل دودیز IP توپیر لپاره د لوړې کچې نوم مشخص کړئ. د پیرامیټر مدیر د IP تغیراتو تنظیمات په a کې خوندي کوي file نومول شوی .ip.
- تاسو کولی شئ د وسیلې په ډګر کې یو ځانګړی Intel Agilex F-tile وسیله وټاکئ، یا د ډیفالټ Intel Quartus Prime سافټویر وسیله انتخاب وساتئ.
- په OK کلیک وکړئ. د پیرامیټر مدیر څرګندیږي.
- د TX او RX دواړو لپاره مطلوب پیرامیټونه تنظیم کړئ
- په ډیزاین Exampپه ټب کې، د PCR پرته د DisplayPort SST موازي لوپ بیک غوره کړئ.
- د ټیسټ بینچ تولید لپاره سمولیشن غوره کړئ، او د هارډویر ډیزاین تولید لپاره ترکیب غوره کړئample. تاسو باید لږترلږه د دې اختیارونو څخه یو غوره کړئ ترڅو ډیزاین تولید کړئample files. که تاسو دواړه غوره کړئ، د نسل وخت اوږد دی.
- کلیک پیدا کړئ Exampد ډیزاین.
1.4. د ډیزاین سمول
د DisplayPort Intel FPGA IP ډیزاین exampلی ټیسټ بینچ د سیریل لوپ بیک ډیزاین د TX مثال څخه RX مثال ته سمولیټ کوي. د داخلي ویډیو نمونې جنریټر ماډل د DisplayPort TX مثال چلوي او د RX مثال ویډیو محصول په ټیسټ بینچ کې د CRC چیکرس سره وصل کوي.
شکل 4. د ډیزاین سمولو جریان
- د Synopsys سمیلیټر فولډر ته لاړ شئ او VCS غوره کړئ.
- د سمولو سکریپټ چلول.
سرچینه vcs_sim.sh - سکریپټ Quartus TLG ترسره کوي، په سمیلیټر کې ټیسټ بینچ تالیف او چلوي.
- پایله تحلیل کړئ.
یو بریالی سمول د سرچینې او سنک SRC پرتله کولو سره پای ته رسیږي.
1.5. د ډیزاین تالیف او سمول
شکل 5. د ډیزاین تالیف او سمول
په هارډویر کې د مظاهرې ازموینې تالیف او چلولو لپاره exampد ډیزاین لپاره، دا ګامونه تعقیب کړئ:
- د هارډویر پخوانی ډاډ ترلاسه کړئampد ډیزاین نسل بشپړ شوی.
- د Intel Quartus Prime Pro Edition سافټویر لانچ او خلاص کړئ /quartus/agi_dp_demo.qpf.
- په پروسس کولو کلیک وکړئ ➤ تالیف پیل کړئ.
- تر هغه وخته پورې انتظار وکړئ چې تالیف بشپړ شي.
یادونه: ډیزاین example په فعاله توګه د ابتدايي ډیزاین تصدیق نه کويampپه دې کوارټس ریلیز کې هارډویر.
اړوند معلومات
د Intel Agilex I-Series FPGA پراختیایی کټ کارونکي لارښود
1.6. DisplayPort Intel FPGA IP ډیزاین Exampد پارامترونو
جدول 2. DisplayPort Intel FPGA IP ډیزاین Exampد Intel Agilex F-tile وسیلې لپاره پیرامیټونه
| پیرامیټر | ارزښت | تفصیل |
| موجود ډیزاین Example | ||
| ډیزاین غوره کړئ | • هیڅوک نشته • DisplayPort SST موازي د PCR پرته لوپ بیک |
ډیزاین غوره کړئampد تولید لپاره. • هیڅ: هیڅ ډیزاین نه دیample د اوسني پیرامیټر انتخاب لپاره شتون لري • د PCR پرته DisplayPort SST موازي لوپ بیک: دا ډیزاین example د Pixel Clock Recovery (PCR) ماډل پرته د DisplayPort سینک څخه د DisplayPort سرچینې ته موازي لوپ بیک څرګندوي کله چې تاسو د ویډیو ان پټ عکس پورټ پیرامیټر فعال کړئ. |
| ډیزاین Example Files | ||
| سمول | بند ، بند | د اړتیا وړ تولید لپاره دا اختیار فعال کړئ fileد سمولیشن ټیسټ بینچ لپاره. |
| ترکیب | بند ، بند | د اړتیا وړ تولید لپاره دا اختیار فعال کړئ fileد Intel Quartus Prime تالیف او هارډویر ډیزاین لپاره. |
| جوړ شوی HDL بڼه | ||
| پیدا کول File بڼه | Verilog, VHDL | د تولید شوي ډیزاین لپاره خپل غوره HDL بڼه غوره کړئample fileټاکل یادونه: دا اختیار یوازې د تولید شوي لوړ کچې IP لپاره بڼه ټاکي files. نور ټول files (د مثال په توګهample testbenches او لوړ پوړ fileد هارډویر نندارې لپاره) د ویریلوګ HDL بڼه کې دي. |
| د هدف پرمختیا کټ | ||
| بورډ غوره کړئ | • هیڅ پرمختیایی کټ نشته • Intel Agilex I-Series د پراختیا کټ |
د هدف شوي ډیزاین لپاره بورډ غوره کړئample. • هیڅ پرمختیایی کټ نشته: دا اختیار د ډیزاین لپاره ټول هارډویر اړخونه نه لريample. د IP کور ټولې پن دندې مجازی پنونو ته ټاکي. • د Intel Agilex I-Series FPGA پرمختیا کټ: دا اختیار په اتوماتيک ډول د پروژې هدف وسیله غوره کوي ترڅو د دې پرمختیا کټ کې وسیله سره سمون ومومي. تاسو ممکن د هدف وسیله بدل کړئ د هدف وسیله بدلولو پیرامیټر په کارولو سره که ستاسو د بورډ بیاکتنه د وسیلې مختلف ډول ولري. د IP کور د پراختیا کټ سره سم ټولې پن دندې تنظیموي. یادونه: ابتدايي ډیزاین Example په دې Quartus ریلیز کې په هارډویر کې په فعاله توګه تایید شوی نه دی. • د ګمرکي پراختیا کټ: دا اختیار د ډیزاین پخوانۍ ته اجازه ورکويampد Intel FPGA سره د دریمې ډلې پراختیایی کټ کې ازموینه وشي. تاسو ممکن اړتیا ولرئ د پن دندې پخپله تنظیم کړئ. |
| هدف آله | ||
| د هدف وسیله بدل کړئ | بند ، بند | دا اختیار چالان کړئ او د پرمختیا کټ لپاره د غوره وسیلې ډول غوره کړئ. |
موازي لوپ بیک ډیزاین Examples
د DisplayPort Intel FPGA IP ډیزاین exampپه جامد نرخ کې د Pixel Clock Recovery (PCR) ماډل پرته د DisplayPort RX مثال څخه DisplayPort TX مثال ته موازي لوپ بیک ښکاره کوي.
جدول 3. DisplayPort Intel FPGA IP ډیزاین Exampد Intel Agilex F-tile وسیلې لپاره
| ډیزاین Example | نومول | د معلوماتو کچه | چینل حالت | د لوپ بیک ډول |
| د PCR پرته د DisplayPort SST موازي لوپ بیک | DisplayPort SST | HBR3 | سمپلیکس | د PCR پرته موازي |
2.1. د Intel Agilex F-tile DisplayPort SST موازي لوپ بیک ډیزاین ځانګړتیاوې
د SST موازي لوپ بیک ډیزاین examples په ثابت نرخ کې د پکسل کلاک ریکوری (PCR) پرته د DisplayPort سینک څخه د DisplayPort سرچینې ته د یو واحد ویډیو جریان لیږد ښیې.
شکل 6. Intel Agilex F-tile DisplayPort SST موازي لوپ بیک د PCR پرته
- په دې ډول کې، د DisplayPort سرچینې پیرامیټر، TX_SUPPORT_IM_ENABLE، فعال شوی او د ویډیو عکس انٹرفیس کارول کیږي.
- د ډیسپلی پورټ سنک د بهرني ویډیو سرچینې لکه GPU څخه ویډیو او یا آډیو سټینګ ترلاسه کوي او موازي ویډیو انٹرفیس ته یې کوډ کوي.
- د ډیسپلی پورټ سنک ویډیو محصول مستقیم د ډیسپلی پورټ سرچینې ویډیو انٹرفیس چلوي او مانیټر ته د لیږدولو دمخه د ډیسپلی پورټ اصلي لینک ته کوډ کوي.
- IOPLL دواړه د ډیسپلی پورټ سنک او سرچینې ویډیو ساعتونه په ثابت فریکونسۍ کې چلوي.
- که د DisplayPort سنک او د سرچینې MAX_LINK_RATE پیرامیټر HBR3 ته تنظیم شوی وي او PIXELS_PER_CLOCK Quad ته ترتیب شوی وي، د ویډیو ساعت په 300 MHz کې چلیږي ترڅو د 8Kp30 پکسل نرخ ملاتړ وکړي (1188/4 = 297 MHz).
2.2. د بندولو سکیم
د کلاک کولو سکیم په ډیسپلی پورټ انټیل FPGA IP ډیزاین کې د ساعت ډومینونه روښانه کويample.
شکل 7. د Intel Agilex F-tile DisplayPort Transceiver کلاک کولو سکیم
جدول 4. د کلاک کولو سکیم سیګنالونه
| ساعت په ډیاګرام کې | تفصیل |
| SysPLL refclk | د F-tile سیسټم PLL حوالې ساعت کوم چې د هر ساعت فریکونسۍ کیدی شي چې د سیسټم PLL لخوا د دې محصول فریکونسۍ لپاره د ویش وړ وي. په دې ډیزاین کې example، system_pll_clk_link او rx/tx refclk_link ورته SysPLL refclk شریکوي کوم چې 150Mhz دی. دا باید یو وړیا چلونکی ساعت وي کوم چې د وقف شوي ټرانسیور حوالې ساعت پن څخه د حوالې او سیسټم PLL کلاک IP ان پټ کلاک پورټ سره وصل وي ، مخکې لدې چې د اړوند محصول بندر د DisplayPort Phy Top سره وصل کړي. |
| system_pll_clk_link | د ټولو ډیسپلی پورټ نرخ ملاتړ کولو لپاره لږترلږه سیسټم PLL محصول فریکوینسي 320Mhz ده. دا ډیزاین example د 900 Mhz (لوړ) تولید فریکونسۍ کاروي ترڅو SysPLL refclk د rx/tx refclk_link سره شریک شي کوم چې 150 Mhz دی. |
| rx_cdr_refclk_link/tx_pll_refclk_link | د Rx CDR او Tx PLL لینک refclk کوم چې 150 Mhz ته ټاکل شوی ترڅو د ډیسپلی پورټ ډیټا نرخ ملاتړ وکړي. |
| rx_ls_clkout/tx کلک آؤٹ دی | د ډیسپلی پورټ لینک سرعت ساعت د ساعت ډیسپلی پورټ IP کور ته. فریکونسی د ډیټا نرخ سره مساوي د موازي ډیټا عرض سره ویشل کیږي. ExampLe: فریکونسی = د معلوماتو کچه / د معلوماتو عرض = 8.1G (HBR3) / 40bits = 202.5 MHz |
2.3. د سمولو ټیسټ بینچ
د سمولیشن ټیسټ بینچ RX ته د DisplayPort TX سیریل لوپ بیک سمولیټ کوي.
شکل 8. د DisplayPort Intel FPGA IP سمپلیکس موډ سمولیشن ټیسټ بینچ بلاک ډیاګرام
جدول 5. د ټیسټ بینچ اجزا
| اجزا | تفصیل |
| د ویډیو نمونه جنریټر | دا جنریټر د رنګ بار نمونې تولیدوي چې تاسو یې تنظیم کولی شئ. تاسو کولی شئ د ویډیو فارمیټ وخت پیرامیټریز کړئ. |
| د ټیسټ بینچ کنټرول | دا بلاک د سمولیشن ازموینې ترتیب کنټرولوي او د TX کور ته اړین محرک سیګنالونه رامینځته کوي. د ټیسټ بینچ کنټرول بلاک هم د پرتله کولو لپاره د سرچینې او سنک دواړو څخه د CRC ارزښت لوستل کوي. |
| د RX لینک سرعت ساعت فریکوینسي چیکر | دا چیکر تاییدوي که د RX ټرانسیور بیرته ترلاسه شوي ساعت فریکوینسي د مطلوب ډیټا نرخ سره سمون ولري. |
| د TX لینک سرعت ساعت فریکوینسي چیکر | دا چیکر تاییدوي که د TX ټرانسیور بیرته ترلاسه شوي ساعت فریکوینسي د مطلوب ډیټا نرخ سره سمون ولري. |
د سمولو ټیسټ بینچ لاندې تصدیقونه کوي:
جدول 6. د ټیسټ بینچ تصدیقونه
| د ازموینې معیارونه | تایید |
| • د معلوماتو په نرخ کې د لینک روزنه HBR3 • د DPCD راجسترونه ولولئ ترڅو وګورئ چې ایا د DP حالت دواړه TX او RX لینک سرعت فریکونسۍ تنظیموي او اندازه کوي. |
د TX او RX ټرانسیور څخه د لینک سرعت ساعت فریکوینسي محصول اندازه کولو لپاره د فریکونسی چیکر مدغم کوي. |
| • له TX څخه RX ته د ویډیو نمونه چلول. • د سرچینې او سینک دواړو لپاره CRC تایید کړئ ترڅو وګوري چې ایا دوی سره سمون لري |
• د ویډیو نمونه تولیدونکی د DisplayPort سرچینې سره وصل کوي ترڅو د ویډیو نمونه رامینځته کړي. • د ټیسټ بینچ کنټرول بیا د DPTX او DPRX راجسترونو څخه سرچینه او سینک CRC دواړه لوستلي او پرتله کوي ترڅو ډاډ ترلاسه کړي چې دواړه CRC ارزښتونه یو شان دي. یادونه: د دې لپاره چې ډاډ ترلاسه شي چې CRC حساب شوی، تاسو باید د ملاتړ CTS ازموینې اتوماتیک پیرامیټر فعال کړئ. |
د ډیسپلی پورټ انټیل لپاره د سند بیاکتنې تاریخ
Agilex F-tile FPGA IP ډیزاین Exampد کارونکي لارښود
| د سند نسخه | د Intel Quartus Prime نسخه | IP نسخه | بدلونونه |
| 2021.12.13 | 21.4 | 21.0.0 | ابتدايي خوشې کول. |
Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه.
* نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
ISO 9001: 2015 ثبت شوی
آنلاین نسخه
فیډبیک واستوئ
UG-20347
پېژندنه: 709308
نسخه: 2021.12.13
اسناد / سرچینې
 |
د intel DisplayPort Agilex F-Tile FPGA IP ډیزاین Example [pdf] د کارونکي لارښود DisplayPort Agilex F-Tile FPGA IP ډیزاین Example، DisplayPort Agilex، F-Tile FPGA IP ډیزاین Example، F-Tile FPGA IP ډیزاین، FPGA IP ډیزاین Example، IP ډیزاین Example، IP ډیزاین، UG-20347، 709308 |
