DisplayPort Agilex F-Tile FPGA IP hönnun Example
Notendahandbók
Uppfært fyrir Intel® Quartus® Prime Design Suite: 21.4
IP útgáfa: 21.0.0
DisplayPort Intel FPGA IP hönnun Example Quick Start Guide
DisplayPort Intel® FPGA IP hönnunin tdampLes fyrir Intel Agilex™ F-flísartæki eru með hermiprófunarbekk og vélbúnaðarhönnun sem styður samantekt og vélbúnaðarprófanir.
DisplayPort Intel FPGA IP býður upp á eftirfarandi hönnun tdamples:
- DisplayPort SST samhliða hringrás án Pixel Clock Recovery (PCR) mát á kyrrstöðu
Þegar þú býrð til hönnun tdample, breytu ritstjórinn býr sjálfkrafa til fileer nauðsynlegt til að líkja eftir, setja saman og prófa hönnunina í vélbúnaði.
Athugið: Intel Quartus® Prime 21.4 hugbúnaðarútgáfa styður aðeins Preliminary Design Example fyrir uppgerð, myndun, samantekt og tímagreiningu. Virkni vélbúnaðar er ekki að fullu staðfest.
Mynd 1. Þróun Stages
Tengdar upplýsingar
- DisplayPort Intel FPGA IP notendahandbók
- Flutningur yfir í Intel Quartus Prime Pro Edition
1.1. Uppbygging skráa
Mynd 2. Uppbygging skráa
Tafla 1. Hönnun Example Íhlutir
| Möppur | Files |
| rtl/kjarna | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX byggingareining) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX byggingareining) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Kröfur um vélbúnað og hugbúnað
Intel notar eftirfarandi vélbúnað og hugbúnað til að prófa hönnunina tdample:
Vélbúnaður
- Intel Agilex I-Series þróunarsett
Hugbúnaður
- Intel Quartus Prime
- Synopsys* VCL hermir
1.3. Að búa til hönnunina
Notaðu DisplayPort Intel FPGA IP færibreyturitlinum í Intel Quartus Prime hugbúnaðinum til að búa til hönnunina tdample.
Mynd 3. Búa til hönnunarflæði
- Veldu Tools ➤ IP Catalog og veldu Intel Agilex F-tile sem tækjafjölskylduna.
Athugið: Hönnunin tdample styður aðeins Intel Agilex F-tile tæki. - Finndu og tvísmelltu á DisplayPort Intel FPGA IP í IP Catalog. Nýtt IP afbrigði glugginn birtist.
- Tilgreindu nafn á efstu stigi fyrir sérsniðna IP-afbrigðið þitt. Færibreytirtillinn vistar IP afbrigðisstillingarnar í a file nefndur .ip.
- Þú getur valið tiltekið Intel Agilex F-tile tæki í reitnum Tæki, eða haldið sjálfgefnum Intel Quartus Prime hugbúnaðartæki.
- Smelltu á OK. Færibreytirtillinn birtist.
- Stilltu þær færibreytur sem óskað er eftir fyrir bæði TX og RX
- Á Hönnun Exampí flipanum, veldu DisplayPort SST Parallel Loopback án PCR.
- Veldu Simulation til að búa til prófunarbekkinn og veldu Synthesis til að búa til vélbúnaðarhönnunina tdample. Þú verður að velja að minnsta kosti einn af þessum valkostum til að búa til hönnunina tdample files. Ef þú velur bæði er kynslóðatíminn lengri.
- Smelltu á Búa til tdample Hönnun.
1.4. Herma eftir hönnuninni
DisplayPort Intel FPGA IP hönnunin tdampLe testbench líkir eftir raðhleðsluhönnun frá TX tilviki til RX tilviks. Innri myndmynsturrafallseining keyrir DisplayPort TX tilvikið og RX tilvik myndbandsúttakið tengist CRC afgreiðslukassa á prófunarbekknum.
Mynd 4. Design Simulation Flow
- Farðu í Synopsys hermir möppuna og veldu VCS.
- Keyra uppgerð handrit.
Heimild vcs_sim.sh - Handritið framkvæmir Quartus TLG, safnar saman og keyrir prófbekkinn í herminum.
- Greindu niðurstöðuna.
Vel heppnuð uppgerð endar með Source og Sink SRC samanburði.
1.5. Að setja saman og líkja eftir hönnuninni
Mynd 5. Samsetning og eftirlíking af hönnuninni
Til að setja saman og keyra sýnikennslupróf á vélbúnaði tdampfyrir hönnun, fylgdu þessum skrefum:
- Gakktu úr skugga um að vélbúnaður tdamphönnunarkynslóðinni er lokið.
- Ræstu hugbúnaðinn Intel Quartus Prime Pro Edition og opnaðu /quartus/agi_dp_demo.qpf.
- Smelltu á Vinnsla ➤ Byrjaðu samantekt.
- Bíddu þar til samantekt er lokið.
Athugið: Hönnunin fyrrvample sannreynir ekki virkni frumhönnun Example um vélbúnað í þessari Quartus útgáfu.
Tengdar upplýsingar
Intel Agilex I-Series FPGA þróunarsett notendahandbók
1.6. DisplayPort Intel FPGA IP hönnun Example færibreytur
Tafla 2. DisplayPort Intel FPGA IP hönnun Example Færibreytur fyrir Intel Agilex F-tile tæki
| Parameter | Gildi | Lýsing |
| Laus hönnun Example | ||
| Veldu Hönnun | • Enginn • DisplayPort SST Parallel Loopback án PCR |
Veldu hönnunina tdample til að mynda. • Engin: Engin hönnun tdample er tiltækt fyrir núverandi færibreytuval • DisplayPort SST Parallel Loopback án PCR: Þessi hönnun tdampLe sýnir samhliða lykkjutilbaka frá DisplayPort vaski til DisplayPort uppsprettu án Pixel Clock Recovery (PCR) mát þegar þú kveikir á færibreytunni Virkja myndinntaksmynd. |
| Hönnun Example Files | ||
| Uppgerð | Kveikt, slökkt | Kveiktu á þessum valkosti til að búa til nauðsynlega files fyrir uppgerð prófbekkinn. |
| Myndun | Kveikt, slökkt | Kveiktu á þessum valkosti til að búa til nauðsynlega files fyrir Intel Quartus Prime samantekt og vélbúnaðarhönnun. |
| Myndað HDL snið | ||
| Mynda File Snið | Verilog, VHDL | Veldu valið HDL snið fyrir mynduðu hönnunina tdample filesett. Athugið: Þessi valkostur ákvarðar aðeins sniðið fyrir myndaða efsta stigs IP files. Allt annað files (td tdample testbekkir og efsta stig files fyrir vélbúnaðarsýningu) eru á Verilog HDL sniði. |
| Target Development Kit | ||
| Veldu stjórn | • Ekkert þróunarsett • Intel Agilex I-Series Þróunarsett |
Veldu borðið fyrir markvissu hönnunina tdample. • Ekkert þróunarsett: Þessi valkostur útilokar alla vélbúnaðarþætti fyrir hönnunina tdample. IP kjarninn setur öll pinnaúthlutun á sýndarpinna. • Intel Agilex I-Series FPGA þróunarsett: Þessi valkostur velur sjálfkrafa marktæki verkefnisins til að passa við tækið á þessu þróunarsetti. Þú getur breytt marktækinu með því að nota Change Target Device færibreytuna ef stjórnarútgáfan þín er með annað tækjaafbrigði. IP kjarninn setur öll pinnaúthlutun í samræmi við þróunarbúnaðinn. Athugið: Forhönnun Example er ekki virkni sannprófað á vélbúnaði í þessari Quartus útgáfu. • Sérsniðið þróunarsett: Þessi valkostur gerir hönnuninni tdampLe til að prófa á þróunarbúnaði frá þriðja aðila með Intel FPGA. Þú gætir þurft að stilla pinnaúthlutunina á eigin spýtur. |
| Marktæki | ||
| Skiptu um marktæki | Kveikt, slökkt | Kveiktu á þessum valkosti og veldu valinn tækjaafbrigði fyrir þróunarbúnaðinn. |
Samhliða Loopback Design Examples
DisplayPort Intel FPGA IP hönnunin tdampLesið sýnir samhliða lykkju frá DisplayPort RX tilviki yfir í DisplayPort TX tilvik án Pixel Clock Recovery (PCR) einingu á kyrrstöðu.
Tafla 3. DisplayPort Intel FPGA IP hönnun Example fyrir Intel Agilex F-tile tæki
| Hönnun Example | Tilnefning | Gagnahlutfall | Rásastilling | Tegund bakslags |
| DisplayPort SST samhliða lykkja án PCR | DisplayPort SST | HBR3 | Einfalt | Samhliða án PCR |
2.1. Intel Agilex F-flísar DisplayPort SST samhliða Loopback hönnunareiginleikar
SST samhliða lykkjahönnun tdampLesið sýnir sendingu eins myndbandsstraums frá DisplayPort vaski til DisplayPort uppruna án Pixel Clock Recovery (PCR) á kyrrstöðu.
Mynd 6. Intel Agilex F-flísar DisplayPort SST samhliða lykkja án PCR
- Í þessu afbrigði er kveikt á færibreytu DisplayPort uppsprettunnar, TX_SUPPORT_IM_ENABLE, og myndbandsmyndviðmótið notað.
- DisplayPort vaskur tekur á móti myndbandi og eða hljóðstraumi frá ytri myndbandsgjafa eins og GPU og afkóðar það í samhliða myndbandsviðmót.
- DisplayPort vaskur myndbandsúttakið rekur DisplayPort upprunamyndbandsviðmótið beint og umritar í DisplayPort aðaltengilinn áður en það er sent á skjáinn.
- IOPLL keyrir bæði DisplayPort vaskinn og upprunamyndbandsklukkur á fastri tíðni.
- Ef DisplayPort vaskur og færibreyta MAX_LINK_RATE er stillt á HBR3 og PIXELS_PER_CLOCK er stillt á Quad, keyrir myndklukkan á 300 MHz til að styðja við 8Kp30 pixla hraða (1188/4 = 297 MHz).
2.2. Klukkukerfi
Klukkukerfið sýnir klukkulénin í DisplayPort Intel FPGA IP hönnuninni tdample.
Mynd 7. Intel Agilex F-flísar DisplayPort senditæki klukkukerfi
Tafla 4. Klukkukerfismerki
| Klukka í skýringarmynd | Lýsing |
| SysPLL refclk | F-tile System PLL viðmiðunarklukka sem getur verið hvaða klukkutíðni sem er sem er deilanleg með System PLL fyrir þá úttakstíðni. Í þessari hönnun er tdample, system_pll_clk_link og rx/tx refclk_link deila sama SysPLL refclk sem er 150Mhz. Það verður að vera laus klukka sem er tengd frá sérstökum viðmiðunarklukkupinni senditækis við inntaksklukkutengið á Reference and System PLL Clocks IP, áður en samsvarandi úttakstengi er tengt við DisplayPort Phy Top. |
| system_pll_clk_link | Lágmarks PLL úttakstíðni kerfis til að styðja alla DisplayPort hraða er 320Mhz. Þessi hönnun tdample notar 900 Mhz (hæstu) úttakstíðni svo hægt sé að deila SysPLL refclk með rx/tx refclk_link sem er 150 Mhz. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR og Tx PLL Link refclk sem festist við 150 Mhz til að styðja alla DisplayPort gagnahraða. |
| rx_ls_clkout/tx Er clkout | DisplayPort Link Speed Clock til að klukka DisplayPort IP kjarna. Tíðni sem jafngildir Data Rate deila með samhliða gagnabreidd. Example: Tíðni = gagnahraði/gagnabreidd = 8.1G (HBR3) / 40bitar = 202.5 Mhz |
2.3. Simulation Testbekkur
Hermiprófunarbekkurinn líkir eftir DisplayPort TX serial loopback til RX.
Mynd 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram
Tafla 5. Prófbekkur íhlutir
| Hluti | Lýsing |
| Myndbandamynstursframleiðandi | Þessi rafall framleiðir litastikumynstur sem þú getur stillt. Þú getur stillt tímasetningu myndbandssniðsins. |
| Prófbekkur Control | Þessi blokk stjórnar prófunarröð uppgerðarinnar og býr til nauðsynleg örvunarmerki til TX kjarnans. Prófunarbekkurinn les einnig CRC gildi bæði frá uppruna og vaski til að gera samanburð. |
| RX Link Speed Clock Tíðni Checker | Þessi afgreiðslumaður sannreynir hvort endurheimt klukkutíðni RX senditækisins passi við æskilegan gagnahraða. |
| TX Link Speed Clock Tíðni Checker | Þessi afgreiðslumaður sannreynir hvort endurheimt klukkutíðni TX senditækisins passi við æskilegan gagnahraða. |
Hermiprófunarbekkurinn gerir eftirfarandi sannprófanir:
Tafla 6. Prófbekkur Staðfestingar
| Prófviðmið | Staðfesting |
| • Tenglaþjálfun á Gagnahraða HBR3 • Lestu DPCD skrárnar til að athuga hvort DP Status stillir og mælir bæði TX og RX Link Speed tíðni. |
Samþættir Frequency Checker til að mæla tíðniúttak tengihraðaklukkunnar frá TX og RX senditækinu. |
| • Keyra myndbandamynstur frá TX til RX. • Staðfestu CRC fyrir bæði uppruna og vaska til að athuga hvort þeir passa saman |
• Tengist myndmynsturrafall við DisplayPort Source til að búa til myndmynstur. • Prófbekkursstýring les næst bæði Source og Sink CRC úr DPTX og DPRX skrám og ber saman til að tryggja að bæði CRC gildin séu eins. Athugið: Til að tryggja að CRC sé reiknað verður þú að virkja Stuðningur CTS próf sjálfvirkni færibreytu. |
Endurskoðunarsaga skjala fyrir DisplayPort Intel
Agilex F-flísar FPGA IP hönnun Example Notendahandbók
| Skjalaútgáfa | Intel Quartus Prime útgáfa | IP útgáfa | Breytingar |
| 2021.12.13 | 21.4 | 21.0.0 | Upphafleg útgáfa. |
Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu.
*Önnur nöfn og vörumerki geta verið eign annarra.
ISO 9001: 2015 Skráð
Netútgáfa
Sendu athugasemdir
UG-20347
auðkenni: 709308
Útgáfa: 2021.12.13
Skjöl / auðlindir
 |
intel DisplayPort Agilex F-Tile FPGA IP hönnun Example [pdfNotendahandbók DisplayPort Agilex F-Tile FPGA IP hönnun Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308 |
