DisplayPort Agilex F-Tile FPGA IP Design Example
Canllaw Defnyddiwr
Wedi'i ddiweddaru ar gyfer Intel® Quartus® Prime Design Suite: 21.4
Fersiwn IP: 21.0.0

DisplayPort Intel FPGA IP Design Exampgyda Canllaw Cychwyn Cyflym

Mae dyluniad DisplayPort Intel® FPGA IP cynampMae les ar gyfer dyfeisiau teils-F Intel Agilex™ yn cynnwys mainc brawf efelychu a dyluniad caledwedd sy'n cefnogi casglu a phrofi caledwedd.
Mae'r Intel DisplayPort FPGA IP yn cynnig y dyluniad canlynol cynamples:

• Dolen gyfochrog DisplayPort SST heb fodiwl Adfer Cloc Pixel (PCR) ar gyfradd statig

Pan fyddwch chi'n cynhyrchu dyluniad example, mae'r golygydd paramedr yn creu'r files angenrheidiol i efelychu, llunio, a phrofi'r dyluniad mewn caledwedd.
Nodyn: Mae fersiwn meddalwedd Intel Quartus® Prime 21.4 yn cefnogi Preliminary Design Ex yn unigample at ddibenion Efelychu, Synthesis, Crynhoi, ac Amseru. Nid yw ymarferoldeb caledwedd wedi'i wirio'n llawn.
Ffigur 1. Datblygiad Stages

Gwybodaeth Gysylltiedig

• Canllaw Defnyddiwr IP DisplayPort Intel FPGA
• Mudo i Intel Quartus Prime Pro Edition

1.1. Strwythur Cyfeiriadur
Ffigur 2. Strwythur Cyfeiriadur

Tabl 1. Dyluniad Example Cydrannau

Ffolderi	Files
rtl/craidd	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((bloc adeiladu DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((bloc adeiladu DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Gofynion Caledwedd a Meddalwedd
Mae Intel yn defnyddio'r caledwedd a'r meddalwedd canlynol i brofi'r dyluniad example:
Caledwedd

• Pecyn Datblygu I-Cyfres Intel Agilex

Meddalwedd

• Intel Quartus Prime
• Crynodeb * Efelychydd VCL

1.3. Cynhyrchu'r Dyluniad
Defnyddiwch olygydd paramedr IP DisplayPort Intel FPGA mewn meddalwedd Intel Quartus Prime i gynhyrchu'r dyluniad blaenorolample.
Ffigur 3. Cynhyrchu'r Llif Dylunio

1. Dewiswch Offer ➤ IP Catalog, a dewiswch Intel Agilex F-tile fel y teulu dyfais targed.
   Nodyn: Mae'r dyluniad example yn cefnogi dyfeisiau Intel Agilex F-tile yn unig.
2. Yn y Catalog IP, lleolwch a chliciwch ddwywaith ar DisplayPort Intel FPGA IP. Mae'r ffenestr Amrywiad IP Newydd yn ymddangos.
3. Nodwch enw lefel uchaf ar gyfer eich amrywiad IP personol. Mae'r golygydd paramedr yn arbed y gosodiadau amrywiad IP mewn a file enwir .ip.
4. Efallai y byddwch yn dewis dyfais teils-F Intel Agilex penodol yn y maes Dyfais, neu gadw'r dewis dyfais meddalwedd Intel Quartus Prime rhagosodedig.
5. Cliciwch OK. Mae'r golygydd paramedr yn ymddangos.
6. Ffurfweddu'r paramedrau dymunol ar gyfer TX a RX
7. Ar y Dyluniad Example tab, dewiswch DisplayPort SST Parallel Loopback Without PCR.
8. Dewiswch Efelychu i gynhyrchu'r fainc brawf, a dewiswch Synthesis i gynhyrchu'r dyluniad caledwedd example. Rhaid i chi ddewis o leiaf un o'r opsiynau hyn i gynhyrchu'r dyluniad example files. Os dewiswch y ddau, mae'r amser cynhyrchu yn hirach.
9. Cliciwch Generate Example Dylunio.

1.4. Efelychu'r Dyluniad
Mae dyluniad Intel FPGA IP DisplayPort cynampMae le testbench yn efelychu dyluniad loopback cyfresol o enghraifft TX i enghraifft RX. Mae modiwl generadur patrwm fideo mewnol yn gyrru'r enghraifft DisplayPort TX ac mae'r allbwn fideo enghraifft RX yn cysylltu â gwirwyr CRC yn y fainc brawf.
Ffigur 4. Llif Efelychu Dyluniad

1. Ewch i ffolder efelychydd Synopsys a dewiswch VCS.
2. Rhedeg sgript efelychu.
   Ffynhonnell vcs_sim.sh
3. Mae'r sgript yn perfformio Quartus TLG, yn llunio ac yn rhedeg y fainc brawf yn yr efelychydd.
4. Dadansoddwch y canlyniad.
   Mae efelychiad llwyddiannus yn gorffen gyda chymhariaeth SRC Source a Sink.

1.5. Llunio ac Efelychu'r Dyluniad
Ffigur 5. Llunio ac Efelychu'r Dyluniad

I lunio a rhedeg prawf arddangos ar y caledwedd exampWrth ddylunio, dilynwch y camau hyn:

1. Sicrhau caledwedd example dylunio cynhyrchu yn gyflawn.
2. Lansio meddalwedd Intel Quartus Prime Pro Edition ac agor /quartus/agi_dp_demo.qpf.
3. Cliciwch Prosesu ➤ Dechrau Llunio.
4. Arhoswch nes bod y Casgliad wedi'i gwblhau.

Nodyn: Mae'r dyluniad cynampnid yw le yn dilysu Dyluniad Rhagarweiniol Example ar galedwedd yn y datganiad Quartus hwn.
Gwybodaeth Gysylltiedig
Canllaw Defnyddiwr Pecyn Datblygu FPGA Intel Agilex I-Series

1.6. DisplayPort Intel FPGA IP Design Example Paramedrau
Tabl 2. DisplayPort Intel FPGA IP Design Example Paramedrau ar gyfer Dyfais F-tile Intel Agilex

Paramedr	Gwerth	Disgrifiad
Dyluniad sydd ar gael Example
Dewiswch Dylunio	• Dim • DisplayPort SST Parallel Loopback heb PCR	Dewiswch y dyluniad example i'w gynhyrchu. • Dim: Dim dyluniad cynampMae le ar gael ar gyfer y dewis paramedr cyfredol • DisplayPort SST Parallel Loopback heb PCR: Mae hyn yn dylunio exampMae le yn dangos doleniad cyfochrog o sinc DisplayPort i ffynhonnell DisplayPort heb fodiwl Adfer Cloc Pixel (PCR) pan fyddwch chi'n troi'r paramedr Galluogi Porth Delwedd Mewnbwn Fideo ymlaen.
Dylunio Cynample Files
Efelychiad	Ymlaen, i ffwrdd	Trowch yr opsiwn hwn ymlaen i gynhyrchu'r hyn sydd ei angen files ar gyfer y testbench efelychiad.
Synthesis	Ymlaen, i ffwrdd	Trowch yr opsiwn hwn ymlaen i gynhyrchu'r hyn sydd ei angen files ar gyfer llunio Intel Quartus Prime a dylunio caledwedd.
Fformat HDL wedi'i Gynhyrchu
Cynhyrchu File Fformat	Verilog, VHDL	Dewiswch y fformat HDL sydd orau gennych ar gyfer y dyluniad a gynhyrchir cynample fileset. Nodyn: Mae'r opsiwn hwn yn pennu'r fformat ar gyfer yr IP lefel uchaf a gynhyrchir yn unig files. Pob un arall files (ee cynample testbenches a lefel uchaf files ar gyfer arddangos caledwedd) mewn fformat Verilog HDL.
Pecyn Datblygu Targed
Bwrdd Dethol	• Dim Pecyn Datblygu • Intel Agilex I-Series Pecyn Datblygu	Dewiswch y bwrdd ar gyfer y dyluniad wedi'i dargedu example. • Dim Pecyn Datblygu: Nid yw'r opsiwn hwn yn cynnwys yr holl agweddau caledwedd ar gyfer y dyluniad example. Mae'r craidd IP yn gosod pob aseiniad pin i binnau rhithwir. • Pecyn Datblygu FPGA Intel Agilex I-Series: Mae'r opsiwn hwn yn dewis dyfais darged y prosiect yn awtomatig i gyd-fynd â'r ddyfais ar y pecyn datblygu hwn. Gallwch newid y ddyfais darged gan ddefnyddio'r paramedr Newid Dyfais Darged os oes gan eich adolygiad bwrdd amrywiad dyfais gwahanol. Mae'r craidd IP yn gosod yr holl aseiniadau pin yn ôl y pecyn datblygu. Nodyn: Dyluniad Rhagarweiniol Exampnid yw le wedi'i wirio'n swyddogaethol ar galedwedd yn y datganiad Quartus hwn. • Pecyn Datblygu Custom: Mae'r opsiwn hwn yn caniatáu i'r dyluniad example i gael ei brofi ar becyn datblygu trydydd parti gyda FPGA Intel. Efallai y bydd angen i chi osod yr aseiniadau pin ar eich pen eich hun.
	Dyfais Targed
Newid Dyfais Targed	Ymlaen, i ffwrdd	Trowch yr opsiwn hwn ymlaen a dewiswch yr amrywiad dyfais a ffefrir ar gyfer y pecyn datblygu.

Dyluniad Cylchol Cyfochrog Examples

Mae dyluniad Intel FPGA IP DisplayPort cynampMae llai yn dangos dolen gyfochrog o enghraifft DisplayPort RX i enghraifft DisplayPort TX heb fodiwl Pixel Clock Recovery (PCR) ar gyfradd statig.
Tabl 3. DisplayPort Intel FPGA IP Design Example ar gyfer Dyfais F-tile Intel Agilex

Dylunio Cynample	Dynodiad	Cyfradd Data	Modd y Sianel	Math o ddolen yn ôl
Dolen gyfochrog DisplayPort SST heb PCR	DisplayPort SST	HBR3	Syml	Cyfochrog heb PCR

2.1. Nodweddion Dylunio Dolen Gyfochrog Intel Agilex F-tile DisplayPort SST
Dyluniad loopback cyfochrog SST exampMae llai yn dangos trosglwyddiad un ffrwd fideo o sinc DisplayPort i ffynhonnell DisplayPort heb Pixel Clock Recovery (PCR) ar gyfradd statig.

Ffigur 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback heb PCR

• Yn yr amrywiad hwn, mae paramedr ffynhonnell DisplayPort, TX_SUPPORT_IM_ENABLE, wedi'i droi ymlaen a defnyddir y rhyngwyneb delwedd fideo.
• Mae sinc DisplayPort yn derbyn ffrydio fideo a / neu sain o ffynhonnell fideo allanol fel GPU a'i ddadgodio i ryngwyneb fideo cyfochrog.
• Mae allbwn fideo sinc DisplayPort yn gyrru rhyngwyneb fideo ffynhonnell DisplayPort yn uniongyrchol ac yn amgodio i brif ddolen DisplayPort cyn ei drosglwyddo i'r monitor.
• Mae'r IOPLL yn gyrru'r sinc DisplayPort a chlociau fideo ffynhonnell ar amledd sefydlog.
• Os yw sinc DisplayPort a pharamedr MAX_LINK_RATE y ffynhonnell wedi'i ffurfweddu i HBR3 a PIXELS_PER_CLOCK wedi'i ffurfweddu i Quad, mae'r cloc fideo yn rhedeg ar 300 MHz i gefnogi cyfradd picsel 8Kp30 (1188/4 = 297 MHz).

2.2. Cynllun Clocio
Mae'r cynllun clocio yn dangos y parthau cloc yn nyluniad Intel FPGA IP DisplayPort example.
Ffigur 7. Cynllun clocio Intel Agilex F-tile DisplayPort Transceiver

Tabl 4. Arwyddion Cynllun Clocio

Cloc mewn diagram	Disgrifiad
SysPLL refclk	Cloc cyfeirio System PLL teils-F a all fod yn unrhyw amledd cloc y gellir ei rannu â System PLL ar gyfer yr amledd allbwn hwnnw. Yn y dyluniad hwn example, system_pll_clk_link a rx/tx refclk_link yn rhannu un SysPLL refclk sef 150Mhz. Rhaid iddo fod yn gloc sy'n rhedeg yn rhydd sydd wedi'i gysylltu o bin cloc cyfeirio transceiver pwrpasol â phorthladd cloc mewnbwn Cyfeirnod a System PLL Clocks IP, cyn cysylltu'r porthladd allbwn cyfatebol â DisplayPort Phy Top.
system_pll_clk_link	Isafswm amledd allbwn System PLL i gefnogi'r holl gyfradd DisplayPort yw 320Mhz. Mae'r dyluniad hwn yn gynampMae le yn defnyddio amledd allbwn 900 Mhz (uchaf) fel y gellir rhannu SysPLL refclk â rx/tx refclk_link sef 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR a Tx PLL Link refclk a osodwyd i 150 Mhz i gefnogi'r holl gyfradd data DisplayPort.
rx_ls_clkout/tx Yn clkout	Cloc Cyflymder Cyswllt DisplayPort i gloc craidd IP DisplayPort. Amledd sy'n cyfateb i Gyfradd Data rhannu â lled data cyfochrog. Example: Amlder = cyfradd data/lled data = 8.1G (HBR3) / 40bits = 202.5 Mhz

2.3. Efelychiad Testbench
Mae'r fainc brawf efelychu yn efelychu dolen gyfresol DisplayPort TX i RX.
Ffigur 8. DisplayPort Intel FPGA IP Simplex Modd Efelychu Diagram Bloc Testbench

Tabl 5. Cydrannau Testbench

Cydran	Disgrifiad
Cynhyrchydd Patrwm Fideo	Mae'r generadur hwn yn cynhyrchu patrymau bar lliw y gallwch eu ffurfweddu. Gallwch barameterize yr amseriad fformat fideo.
Rheoli Testbench	Mae'r bloc hwn yn rheoli dilyniant prawf yr efelychiad ac yn cynhyrchu'r signalau ysgogi angenrheidiol i'r craidd TX. Mae bloc rheoli'r fainc brawf hefyd yn darllen gwerth CRC o'r ffynhonnell a'r sinc i wneud cymariaethau.
Gwiriwr Amledd Cloc Cyflymder Cyswllt RX	Mae'r gwiriwr hwn yn gwirio a yw amledd cloc y trosglwyddydd RX wedi'i adennill yn cyfateb i'r gyfradd ddata a ddymunir.
Gwiriwr Amledd Cloc Cyflymder Cyswllt TX	Mae'r gwiriwr hwn yn gwirio a yw amledd cloc y trosglwyddydd TX wedi'i adennill yn cyfateb i'r gyfradd data a ddymunir.

Mae'r fainc brawf efelychu yn gwneud y gwiriadau canlynol:
Tabl 6. Gwiriadau Testbench

Meini Prawf	Dilysu
• Cyswllt Hyfforddiant ar Gyfradd Data HBR3 • Darllenwch y cofrestrau DPCD i wirio a yw'r Statws DP yn gosod ac yn mesur amledd Cyflymder Cyswllt TX ac RX.	Integreiddio Gwiriwr Amledd i fesur allbwn amledd y cloc Cyflymder Cyswllt o'r trosglwyddydd TX a RX.
• Rhedeg patrwm fideo o TX i RX. • Gwiriwch y CRC ar gyfer y ffynhonnell a'r sinc i wirio a ydynt yn cyfateb	• Yn cysylltu generadur patrwm fideo â'r Ffynhonnell DisplayPort i gynhyrchu'r patrwm fideo. • Mae rheolaeth Testbench nesaf yn darllen Source a Sink CRC o gofrestrau DPTX a DPRX ac yn cymharu i sicrhau bod y ddau werth CRC yn union yr un fath. Nodyn: Er mwyn sicrhau bod CRC yn cael ei gyfrifo, rhaid i chi alluogi paramedr awtomeiddio prawf Cefnogi CTS.

Hanes Adolygu Dogfennau ar gyfer yr Intel DisplayPort

Teilsen-F Agilex FPGA IP Design Exampgyda Canllaw Defnyddiwr

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Fersiwn IP	Newidiadau
2021.12.13	21.4	21.0.0	Rhyddhad cychwynnol.

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau.
*Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ISO 9001: 2015 Cofrestredig

Fersiwn Ar-lein
Anfon Adborth
UG-20347
ID: 709308
Fersiwn: 2021.12.13

Dogfennau / Adnoddau

Intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdfCanllaw Defnyddiwr DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, Dylunio IP Example, Dylunio IP, UG-20347, 709308

Cyfeiriadau

• Llawlyfr Defnyddiwr