F-Genteng DisplayPort FPGA IP Desain Example
Guide pamaké

F-Genteng DisplayPort FPGA IP Desain Example

Diropéa pikeun Intel® Quartus® Prime Design Suite: 22.2 IP Vérsi: 21.0.1

DisplayPort Intel FPGA IP Desain Example Gancang Mimitian Guide

Alat DisplayPort Intel® F-tile nampilkeun testbench simulasi sareng desain hardware anu ngadukung kompilasi sareng uji hardware desain FPGA IP ex.amples pikeun Intel Agilex™
The DisplayPort Intel FPGA IP nawarkeun ex design handapamples:

• DisplayPort SST loopback paralel tanpa modul Pixel Clock Recovery (PCR).
• DisplayPort SST loopback paralel kalawan AXIS Video Interface

Lamun anjeun ngahasilkeun ex designample, editor parameter otomatis nyiptakeun files perlu simulate, compile, sarta nguji desain dina hardware.
Gambar 1. Pangwangunan StagesÉmbaran patali

• Pituduh Pamaké IP FPGA Intel DisplayPort
• Migrasi ka Intel Quartus Prime Pro Edition

Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktor na kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa.
*Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.
ISO 9001: 2015 didaptarkeun
1.1. Struktur Diréktori
Gambar 2. Struktur Diréktori

Tabél 1. Desain Example Komponén

Polder	Files
rtl / inti	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((blok wangunan DP PMA UX)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((blok wangunan DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardware jeung Software Syarat
Intel ngagunakeun hardware jeung software di handap pikeun nguji ex desainample:
Hardware

• Intel Agilex I-Series Development Kit
• DisplayPort Sumber GPU
• Tilelep DisplayPort (Monitor)
• Kartu putri Bitec DisplayPort FMC Révisi 8C
• Kabel DisplayPort

Parangkat lunak

• Intel Quartus® Perdana
• Synopsys * VCS simulator

1.3. Ngahasilkeun Desain
Anggo pangropéa parameter DisplayPort Intel FPGA IP dina parangkat lunak Intel Quartus Prime pikeun ngahasilkeun ex desainample.
Gambar 3. Ngahasilkeun Aliran Desain

1.  Pilih Pakakas ➤ IP Katalog, tur pilih Intel Agilex F-ubin salaku kulawarga alat target.
   Catetan: Desain example ngan ngarojong alat Intel Agilex F-ubin.
2. Dina Katalog IP, panggihan tur ganda-klik DisplayPort Intel FPGA IP. Jandéla Variasi IP Anyar nembongan.
3. Sebutkeun nami tingkat luhur pikeun variasi IP khusus anjeun. Editor parameter nyimpen setelan variasi IP dina a file ngaranna .ip.
4. Pilih alat Intel Agilex F-ubin dina médan Alat, atanapi tetep pilihan parangkat lunak Intel Quartus Prime standar.
5. Pencét OK. Editor parameter nembongan.
6. Konpigurasikeun parameter anu dipikahoyong pikeun TX sareng RX.
7. Dina Desain ExampDina tab, pilih DisplayPort SST Parallel Loopback Tanpa PCR.
8. Pilih Simulasi pikeun ngahasilkeun testbench, tur pilih Sintésis pikeun ngahasilkeun ex design hardwareample. Anjeun kedah milih sahenteuna salah sahiji pilihan ieu pikeun ngahasilkeun ex designample files. Upami anjeun milih duanana, waktos generasi janten langkung panjang.
9. Pikeun Target Development Kit, pilih Intel Agilex I-Series SOC Development Kit. Ieu ngabalukarkeun alat target dipilih dina hambalan 4 robah pikeun cocog alat dina kit ngembangkeun. Pikeun Intel Agilex I-Series SOC Development Kit, alat standar nyaéta AGIB027R31B1E2VR0.
10. Klik Generate Exampjeung Desain.

1.4. Simulating Desain
Desain DisplayPort Intel FPGA IP example testbench simulates desain loopback serial ti conto TX ka conto RX. Modul generator pola vidéo internal ngajalankeun conto DisplayPort TX sareng kaluaran pidéo conto RX nyambung ka checkers CRC di testbench.
Gambar 4. Desain Aliran Simulasi

1. Buka folder simulator Synopsys tur pilih VCS.
2. Ngajalankeun skrip simulasi.
   Sumber vcs_sim.sh
3. Skrip ngalaksanakeun Quartus TLG, nyusun sareng ngajalankeun testbench dina simulator.
4. Nganalisis hasilna.
   A simulasi suksés ditungtungan make Sumber jeung Tilelep SRC ngabandingkeun.

1.5. Nyusun sareng Nguji Desain
Gambar 5. Nyusun jeung Simulasi DesainPikeun compile tur ngajalankeun test demonstrasi dina ex hardwareampdesain, tuturkeun léngkah ieu:

1. Pastikeun hardware exampgenerasi desain le lengkep.
2. Jalankeun parangkat lunak Intel Quartus Prime Pro Edition sareng buka / quartus/agi_dp_demo.qpf.
3. Klik Processing ➤ Mimitian Kompilasi.
4. Saatos kompilasi suksés, software Intel Quartus Prime Pro Edition ngahasilkeun .sof file dina diréktori Anjeun dieusian.
5. Sambungkeun konektor DisplayPort RX dina kartu putri Bitec ka sumber DisplayPort éksternal, kayaning kartu grafik dina PC.
6. Sambungkeun konektor DisplayPort TX dina kartu putri Bitec ka alat tilelep DisplayPort, kayaning video analyzer atawa monitor PC.
7.  Pastikeun sadaya saklar dina papan pamekaran aya dina posisi standar.
8. Ngonpigurasikeun alat Intel Agilex F-Genteng dipilih dina dewan ngembangkeun ngagunakeun .sof dihasilkeun file (Pakakas ➤ Programmer ).
9. Alat tilelep DisplayPort mintonkeun video nu dihasilkeun tina sumber video.

Émbaran patali
Intel Agilex I-Series FPGA Development Kit Pituduh Pamaké/
1.5.1. Regenerasi ELF File
Sacara standar, ELF file dihasilkeun nalika anjeun ngahasilkeun desain dinamis example.
Nanging, dina sababaraha kasus, anjeun kedah ngarobih deui ELF file upami anjeun ngarobih parangkat lunak file atanapi regenerate dp_core.qsys file. Regenerating dp_core.qsys file ngamutahirkeun .sopcinfo file, nu merlukeun anjeun regenerasi ELF nu file.

1. Pindah ka / software tur edit kode lamun perlu.
2. Pindah ka / Aksara jeung ngaéksekusi Aksara ngawangun handap: sumber build_sw.sh
   • Dina Windows, milarian tur muka Nios II Komando Shell. Dina Nios II Komando Shell, buka / Aksara jeung ngaéksekusi sumber build_sw.sh.
   Catetan: Pikeun ngaéksekusi skrip ngawangun Windows 10, sistem anjeun peryogi Windows Subsystems for Linux (WSL). Kanggo inpo nu langkung lengkep ihwal léngkah-léngkah pamasangan WSL, tingal Buku Panduan Pamekar Parangkat Lunak Nios II.
   • Dina Linux, peluncuran Platform Designer, tur buka Alat ➤ Nios II Command Shell. Dina Nios II Komando Shell, buka / Aksara jeung ngaéksekusi sumber build_sw.sh.
3. Pastikeun hiji .elf file dihasilkeun dina /software/ dp_demo.
4. Ngundeur dihasilkeun .elf file kana FPGA tanpa recompiling .sof file ku ngajalankeun skrip handap: nios2-download /software/dp_demo/*.elf
5. Pencét tombol reset dina dewan FPGA pikeun software anyar mawa pangaruh.

1.6. DisplayPort Intel FPGA IP Desain Example Parameter
meja 2. DisplayPort Intel FPGA IP Desain Example QSF konstrain pikeun Intel Agilex Ftile Alat

Konstrain QSF	Katerangan
set_global_assignment -ngaran VERILOG_MACRO "__DISPLAYPORT_support__=1"	Ti Quartus 22.2 saterusna, konstrain QSF ieu diperlukeun pikeun ngaktipkeun DisplayPort custom SRC (Soft Reset Controller) aliran.

meja 3. DisplayPort Intel FPGA IP Desain Example Parameter pikeun Intel Agilex F-ubin Alat

Parameter	Nilai	Katerangan
Sadia Desain Example
Pilih Desain	•Euweuh •DisplayPort SST Parallel Loopback tanpa PCR •DisplayPort SST Parallel Loopback kalawan AXIS Video Interface	Pilih desain example pikeun dihasilkeun. •Euweuh: Taya desain example sadia pikeun pilihan parameter ayeuna. •DisplayPort SST Parallel Loopback tanpa PCR: Desain ieu example mendemonstrasikan loopback paralel ti DisplayPort tilelep ka sumber DisplayPort tanpa modul Pamulihan Jam piksel (PCR) mun anjeun ngaktipkeun parameter Video Input Gambar Port. •DisplayPort SST Parallel Loopback kalawan AXIS Video Interface: Desain ieu example mendemonstrasikan loopback paralel ti DisplayPort tilelep ka sumber DisplayPort kalawan panganteur AXIS Video nalika Aktipkeun Active Video Data Protocols disetel ka AXIS-VVP Full.
Desain Example Files
simulasi	Hurung, Pareuman	Hurungkeun pilihan ieu pikeun ngahasilkeun perlu files pikeun testbench simulasi.
Sintésis	Hurung, Pareuman	Hurungkeun pilihan ieu pikeun ngahasilkeun perlu files pikeun kompilasi Intel Quartus Perdana jeung desain hardware.
Dihasilkeun Format HDL
Ngahasilkeun File Formatna	Verilog, VHDL	Pilih format HDL pikaresep Anjeun pikeun ex design dihasilkeunample filenyetél. Catetan: Pilihan ieu ngan ukur nangtukeun format pikeun IP tingkat luhur anu dihasilkeun files. Kabéh séjén files (misalna example testbenches jeung tingkat luhur files pikeun démo hardware) aya dina format Verilog HDL.
Kit Pangwangunan Target
Pilih Board	• Taya Kit Pangwangunan •Intel Agilex I-Series Kit ngembangkeun	Pilih dewan pikeun ex design sasaranample.

Parameter	Nilai	Katerangan
		•No Development Kit: Pilihan ieu ngaluarkeun sagala aspék hardware pikeun ex designample. Inti P nyetél sadaya tugas pin ka pin virtual. •Intel Agilex I-Series FPGA Development Kit: Pilihan ieu sacara otomatis milih alat target proyék pikeun cocog sareng alat dina kit pamekaran ieu. Anjeun tiasa ngarobih alat target nganggo parameter Robah Alat Target upami révisi dewan anjeun gaduh varian alat anu béda. Inti IP netepkeun sadaya tugas pin dumasar kana kit pamekaran. Catetan: Desain Awal Example henteu diverifikasi sacara fungsional dina hardware dina sékrési Quartus ieu. •Custom Development Kit: Pilihan ieu ngamungkinkeun ex designample pikeun diuji dina kit ngembangkeun pihak katilu kalawan Intel FPGA. Anjeun panginten kedah nyetél tugas pin nyalira.
Alat target
Robah Alat Target	Hurung, Pareuman	Hurungkeun pilihan ieu sareng pilih varian alat anu dipikaresep pikeun kit pamekaran.

Desain Loopback Paralel Examples

Desain DisplayPort Intel FPGA IP examples demonstrate loopback paralel ti conto DisplayPort RX ka conto DisplayPort TX tanpa modul Pixel Clock Recovery (PCR).
meja 4. DisplayPort Intel FPGA IP Desain Example pikeun Intel Agilex F-ubin Alat

Desain Example	Penunjukan	Laju Data	Modeu Saluran	Jenis Loopback
DisplayPort SST loopback paralel tanpa PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simpléks	Paralel tanpa PCR
DisplayPort SST loopback paralel kalawan AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simpléks	Paralel jeung AXIS Video Interface

2.1. Intel Agilex F-ubin DisplayPort SST Parallel Loopback Desain Fitur
Desain loopback paralel SST examples demonstrate transmisi aliran video tunggal ti DisplayPort tilelep ka sumber DisplayPort.
Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktor na kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa. *Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.
ISO 9001: 2015 didaptarkeun
angka 6. Intel Agilex F-ubin DisplayPort SST Parallel Loopback tanpa PCR

• Dina varian ieu, parameter sumber DisplayPort urang, TX_SUPPORT_IM_ENABLE, diaktipkeun jeung panganteur gambar video dipaké.
• Tilelep DisplayPort nampi video sareng atanapi streaming audio tina sumber pidéo éksternal sapertos GPU sareng ngarobih kana antarmuka pidéo paralel.
• Output pidéo tilelep DisplayPort langsung nyorong antarmuka pidéo sumber DisplayPort sareng dikodekeun kana tautan utama DisplayPort sateuacan dikirim ka monitor.
• IOPLL ngajalankeun tilelep DisplayPort sareng jam pidéo sumber dina frékuénsi tetep.
• Upami DisplayPort tilelep sareng parameter MAX_LINK_RATE sumber dikonpigurasikeun ka HBR3 sareng PIXELS_PER_CLOCK dikonpigurasi ka Quad, jam video dijalankeun dina 300 MHz pikeun ngadukung laju piksel 8Kp30 (1188/4 = 297 MHz).

Gambar 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback sareng AXIS Video Panganteur

• Dina varian ieu, sumber DisplayPort jeung parameter tilelep, pilih AXIS-VVP FULL di Aktipkeun PROTOKOL DATA VIDEO aktip pikeun Aktipkeun Axis Video Data Interface.
• Tilelep DisplayPort nampi video sareng atanapi streaming audio tina sumber pidéo éksternal sapertos GPU sareng ngarobih kana antarmuka pidéo paralel.
• The DisplayPort Sink ngarobah aliran data video kana data video sumbu jeung drive panganteur data video sumbu sumber DisplayPort ngaliwatan VVP Video Frame panyangga. Sumber DisplayPort ngarobih data pidéo sumbu kana tautan utama DisplayPort sateuacan dikirim ka monitor.
• Dina varian desain ieu, aya tilu jam vidéo utama, nyaéta rx/tx_axi4s_clk, rx_vid_clk, jeung tx_vid_clk. axi4s_clk dijalankeun dina 300 MHz pikeun duanana modul AXIS di Sumber jeung Tilelep. rx_vid_clk ngajalankeun pipa Pipa Sink DP dina 300 MHz (pikeun ngadukung résolusi naon waé dugi ka 8Kp30 4PIP), sedengkeun tx_vid_clk ngajalankeun pipa Pipa Sumber Video DP dina frékuénsi Jam Pixel anu saleresna (dibagi ku PIP).
• Desain varian ieu otomatis ngonpigurasikeun frékuénsi tx_vid_clk ngaliwatan programming I2C kana on-board SI5391B OSC nalika desain ngadeteksi switch dina resolusi.
• Varian desain ieu ngan ukur nunjukkeun sajumlah résolusi anu parantos ditangtukeun dina parangkat lunak DisplayPort, nyaéta:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Skéma jam
Skéma clocking illustrates domain jam dina DisplayPort Intel FPGA IP design example.
angka 8. Intel Agilex F-ubin DisplayPort Transceiver skéma clockingmeja 5. Sinyal Skéma Clocking

Jam dina diagram	Katerangan
SysPLL refclk	F-ubin System PLL jam rujukan nu bisa wae frékuénsi jam nu bisa dibagi ku System PLL pikeun frékuénsi kaluaran. Dina desain ieu example, system_pll_clk_link jeung rx / tx refclk_link babagi sarua 150 MHz SysPLL refclk.

Jam dina diagram	Katerangan
	Éta kedah janten jam jalan gratis anu dihubungkeun tina pin jam rujukan transceiver khusus ka port jam input tina Rujukan sareng Sistem PLL Jam IP, sateuacan nyambungkeun port kaluaran anu saluyu sareng DisplayPort Phy Top. Catetan: Pikeun desain ieu example, ngonpigurasikeun Jam Controller GUI Si5391A OUT6 ka 150 MHz.
Sistim pll clk link	Frékuénsi kaluaran System PLL minimum pikeun ngadukung sadaya laju DisplayPort nyaéta 320 MHz. Desain ieu example ngagunakeun 900 MHz (pangluhurna) frékuénsi kaluaran ambéh SysPLL refclk bisa dibagikeun kalawan rx / tx refclk_link nu 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR sareng Tx PLL Link refclk anu tetep ka 150 MHz pikeun ngadukung sadaya laju data DisplayPort.
rx_ls_clkout / tx_ls_clkout	DisplayPort Patalina Speed ​​Jam pikeun jam DisplayPort IP inti. Frékuénsi sarimbag jeung Data Rate ngabagi ku lebar data paralel. Example: Frékuénsi = laju data / rubak data = 8.1G (HBR3) / 40 bit = 202.5 ​​MHz

2.3. Simulasi Testbench
Testbench simulasi simulates DisplayPort TX serial loopback mun RX.
angka 9. DisplayPort Intel FPGA IP simpléks Mode Simulasi Testbench Blok Diagrammeja 6. Komponén Testbench

komponén	Katerangan
Generator Pola Video	Generator ieu ngahasilkeun pola bar warna anu anjeun tiasa ngonpigurasikeun. Anjeun tiasa parameterize timing format video.
Testbench Control	blok ieu ngadalikeun runtuyan test tina simulasi jeung dibangkitkeun sinyal rangsangan perlu inti TX. Blok kontrol testbench ogé maca nilai CRC tina sumber sareng tilelep pikeun ngabandingkeun.
RX Patalina Speed ​​Jam Frékuénsi Checker	Pamariksaan ieu marios upami frekuensi jam pulih RX transceiver cocog sareng laju data anu dipikahoyong.
TX Patalina Speed ​​Jam Frékuénsi Checker	Checker ieu marios upami TX transceiver pulih frékuénsi jam cocog sareng laju data anu dipikahoyong.

Testbench simulasi ngalakukeun verifikasi ieu:
Tabél 7. Verifikasi Testbench

Kritéria Tés	Verifikasi
• Patalina Pelatihan dina Data Rate HBR3 • Baca DPCD registers mariksa lamun DP Status susunan jeung ukuran duanana TX na RX Patalina Speed ​​frékuénsi.	Ngahijikeun Frekuensi Checker pikeun ngukur Speed ​​Link output frékuénsi jam urang ti TX na RX transceiver.
• Jalankeun pola video ti TX ka RX. • Verify CRC pikeun duanana sumber na tilelep mariksa lamun aranjeunna cocog	• Nyambungkeun generator pola video ka Sumber DisplayPort pikeun ngahasilkeun pola video. • kontrol Testbench salajengna maca kaluar duanana Sumber na Tilelep CRC ti DPTX na DPRX registers na compares pikeun mastikeun duanana nilai CRC idéntik. Catetan: Pikeun mastikeun CRC diitung, anjeun kedah ngaktipkeun parameter otomatisasi tés Rojongan CTS.

Sajarah Révisi Dokumén pikeun F-Tile DisplayPort Intel FPGA IP Design Example Guide pamaké

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
2022.09.02	22.	20.0.1	•Ngarobah judul dokumén tina DisplayPort Intel Agilex F-Tile FPGA IP Design Example Guide pamaké pikeun F-Genteng DisplayPort Intel FPGA IP Desain Example Guide pamaké. •Diaktipkeun AXIS Video Design Exampvarian na. •Dipiceun desain Laju statik sarta digantikeun ku Multi Rate Desain Example. •Dipiceun catetan dina DisplayPort Intel FPGA IP Design Example Gancang Mimitian Guide nu nyebutkeun Intel Quartus Prime 21.4 Vérsi software ngan ngarojong Desain Awal Examples. •Ganti inohong Struktur Diréktori ku inohong bener. • Ditambahkeun bagian Regenerating ELF File handapeun Nyusun sareng Nguji Desain. •Diropéa bagian Hardware jeung Software Requirements ngawengku hardware tambahan syarat.
2021.12.13	21.	20.0.0	Pelepasan awal.

Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktor na kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa.
*Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.
ISO 9001: 2015 didaptarkeun

Vérsi online
Kirim Eupan Balik
UG-20347
ID: 709308
Vérsi: 2022.09.02

Dokumén / Sumberdaya

intel F-Genteng DisplayPort FPGA IP Desain Example [pdf] Pituduh pamaké F-Genteng DisplayPort FPGA IP Desain Example, F-Genteng DisplayPort, DisplayPort, FPGA IP Desain Example, Desain IP Example, UG-20347, 709308

Rujukan

• Manual pamaké