Intel® FPGA P-Tile Avalon ®
Streaming IP ho an'ny PCI Express*
Design Example User Guide
Nohavaozina ho an'ny Intel®
Quartus® Prime Design Suite: 21.3
IP Version: 6.0.0
Torolàlana ho an'ny mpampiasa
Design Example Description
1.1. Famaritana am-perinasa ho an'ny famolavolana Programmed Input/Output (PIO) Example
Ny PIO design example dia manao famindrana fahatsiarovana avy amin'ny processeur mpampiantrano mankany amin'ny fitaovana kendrena. Amin'ity example, ny processeur mpampiantrano dia mangataka single-dword MemRd sy emWr
TLPs.
Ny PIO design example mamorona ho azy ny fileIlaina ny manao simulate sy manangona ao amin'ny rindrambaiko Intel Prime. Ny design example mandrakotra isan-karazany ny masontsivana. Na izany aza, tsy mandrakotra ny mari-pamantarana rehetra azo atao amin'ny P-Tile Hard IP ho an'ny PCIe.
Ity design example dia ahitana ireto singa manaraka ireto:
- Ny variana P-Tile Avalon Streaming Hard IP Endpoint (DUT) novokarina miaraka amin'ireo mari-pamantarana nofaritanao. Ity singa ity dia mitondra ny angona TLP voaray amin'ny fampiharana PIO
- Ny singa PIO Application (APPS), izay manatanteraka ny fandikana ilaina eo amin'ny PCI Express TLPs sy ny Avalon-MM tsotra dia manoratra sy mamaky amin'ny fahatsiarovana onchip.
- Singa fitadidiana amin'ny chip (MEM). Ho an'ny famolavolana 1 × 16 exampAry, ny fahatsiarovana on-chip dia misy sakana fahatsiarovana 16 KB iray. Ho an'ny famolavolana 2 × 8 exampAry ny fahatsiarovana on-chip dia misy sakana fahatsiarovana 16 KB roa.
- Reset Release IP: Ity IP ity dia mitazona ny faritra fanaraha-maso amin'ny famerenana mandra-pidiran'ny fitaovana amin'ny fomba mpampiasa. Ny FPGA dia manamafy ny vokatra INIT_DONE hanambara fa amin'ny fomba mpampiasa ilay fitaovana. Ny IP Reset Release dia miteraka dika mivadika amin'ny famantarana INIT_DONE anatiny mba hamoronana ny vokatra nINIT_DONE azonao ampiasaina amin'ny famolavolanao. Ny famantarana nINIT_DONE dia avo mandra-pidiran'ny fitaovana manontolo amin'ny fomba mpampiasa. Taorian'ny nINIT_DONE nanamafy (ambany), ny lojika rehetra dia ao amin'ny fomba mpampiasa ary miasa ara-dalàna. Azonao atao ny mampiasa ny famantarana nINIT_DONE amin'ny iray amin'ireto fomba manaraka ireto:
- Hanokatra reset ivelany na anatiny.
- Mba hanokatra ny fidirana reset amin'ny transceiver sy I/O PLLs.
- Ny vavahadin'ny fanoratana dia ahafahanao manamboatra blocs toy ny blocs mémoire tafiditra, milina fanjakana, ary rejistra shift.
- Mba hamerenana amin'ny laoniny ny rejistra dia avereno ny seranan-tsambo fidirana amin'ny endrikao.
Ny testbench simulation dia mametraka ny PIO design example sy Root Port BFM hifandraisana amin'ny tanjona Endpoint.
Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra, na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'izay vaovao navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy. * Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.
ISO 9001:2015 voasoratra anarana
Sary 1. Diagram sakana ho an'ny Mpamorona Platform PIO 1×16 Design Exampny Simulation Testbench
Sary 2. Diagram sakana ho an'ny Mpamorona Platform PIO 2×8 Design Exampny Simulation Testbench
Ny programa andrana dia manoratra sy mamaky angon-drakitra avy amin'ny toerana iray ihany ao amin'ny fitadidiana on-chip. Mampitaha ny angona novakiana amin'ny vokatra andrasana. Ny fitsapana dia mitatitra, "Nijanona ny simulation noho ny fahavitan'ny fahombiazana" raha tsy misy hadisoana mitranga. Ny P-Tile Avalon
Streaming design example manohana ireto configurations manaraka ireto:
- Gen4 x16 Endpoint
- Gen3 x16 Endpoint
- Gen4 x8x8 Endpoint
- Gen3 x8x8 Endpoint
Fanamarihana: Ny testbench simulation ho an'ny PCIe x8x8 PIO design example dia namboarina ho an'ny rohy PCIe x8 tokana na dia mametraka rohy PCIe x8 roa aza ny tena endrika.
Fanamarihana: Ity design example tsy manohana afa-tsy ny toerana misy anao ao amin'ny Parameter Editor ny P-tile Avalon Streaming IP ho an'ny PCI Express.
Sary 3. Ny votoatin'ny rafitra mpamorona sehatra ho an'ny P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Ny Platform Designer dia mamorona ity endrika ity ho an'ny variana Gen4 x16.
Sary 4. Ny votoatin'ny rafitra mpamorona sehatra ho an'ny P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Ny Platform Designer dia mamorona ity endrika ity ho an'ny variana Gen4 x8x8.
1.2. Famaritana miasa ho an'ny Famolavolana I/O Virtualization (SR-IOV) tokana Root Example
Ny SR-IOV design example dia manao famindrana fahatsiarovana avy amin'ny processeur mpampiantrano mankany amin'ny fitaovana kendrena. Izy io dia manohana hatramin'ny PF roa sy 32 VF isaky ny PF.
Ny SR-IOV design example mamorona ho azy ny fileIlaina ny manao simulate sy manangona ao amin'ny rindrambaiko Intel Quartus Prime. Azonao atao ny misintona ny famolavolana natambatra amin'ny
Intel Stratix® 10 DX Development Kit na Intel Agilex™ Development Kit.
Ity design example dia ahitana ireto singa manaraka ireto:
- Ny P-Tile Avalon Streaming (Avalon-ST) IP Endpoint variant (DUT) novokarina miaraka amin'ireo mari-pamantarana nofaritanao. Ity singa ity dia mitondra ny angona TLP voaray mankany amin'ny fampiharana SR-IOV.
- Ny singa SR-IOV Application (APPS), izay manatanteraka ny fandikana ilaina eo amin'ny PCI Express TLPs sy ny Avalon-ST tsotra dia manoratra sy mamaky amin'ny fahatsiarovana amin'ny chip. Ho an'ny singa SR-IOV APPS, ny fahatsiarovana mamaky TLP dia hiteraka fahavitan'ny angona.
- Ho an'ny famolavolana SR-IOV example miaraka amin'ny PF roa sy 32 VF isaky ny PF, misy toerana fitadidiana 66 izay ny endrika taloha.ample afaka miditra. Ny PF roa dia afaka miditra amin'ny toerana fitadidiana roa, raha ny 64 VFs (2 x 32) dia afaka miditra amin'ny toerana fitadidiana 64.
- A Reset Release IP.
Ny testbench simulation dia mametraka ny endrika SR-IOV example sy Root Port BFM hifandraisana amin'ny tanjona Endpoint.
Sary 5. Diagrama sakana ho an'ny Mpamorona Platform SR-IOV 1×16 Design Exampny Simulation Testbench
Sary 6. Diagrama sakana ho an'ny Mpamorona Platform SR-IOV 2×8 Design Exampny Simulation Testbench
Ny fandaharan'asa fitsapana dia manoratra sy mamaky angon-drakitra avy amin'ny toerana iray ihany ao amin'ny fahatsiarovana on-chip manerana ny 2 PF sy 32 VF isaky ny PF. Mampitaha ny angon-drakitra novakiana amin'ny andrasana
vokatra. Ny fitsapana dia mitatitra, "Nijanona ny simulation noho ny fahavitan'ny fahombiazana" raha tsy misy hadisoana mitranga.
Ny SR-IOV design example manohana ireto configurations manaraka ireto:
- Gen4 x16 Endpoint
- Gen3 x16 Endpoint
- Gen4 x8x8 Endpoint
- Gen3 x8x8 Endpoint
Sary 7. Ny votoatin'ny rafitra Mpamorona Platform ho an'ny P-Tile Avalon-ST miaraka amin'ny SR-IOV ho an'ny PCI Express 1×16 Design Example
Sary 8. Ny votoatin'ny rafitra Mpamorona Platform ho an'ny P-Tile Avalon-ST miaraka amin'ny SR-IOV ho an'ny PCI Express 2×8 Design Example
Torolalana fanombohana haingana
Amin'ny fampiasana rindrambaiko Intel Quartus Prime, azonao atao ny mamorona drafitra I/O (PIO) voarindraampho an'ny Intel FPGA P-Tile Avalon-ST Hard IP ho an'ny PCI Express* IP core. Ny endrika noforonina example taratry ny parametres izay lazainao. Ny PIO exampMamindra angona avy amin'ny processeur mpampiantrano mankany amin'ny fitaovana kendrena. Mety amin'ny fampiharana amin'ny bandwidth ambany. Ity design example mamorona ho azy ny fileIlaina ny manao simulate sy manangona ao amin'ny rindrambaiko Intel Quartus Prime. Azonao alaina ao amin'ny Birao Fampandrosoana ny FPGA ny famolavolana voaangona. Raha te-hisintona amin'ny fitaovana mahazatra dia manavao ny Intel Quartus Prime Settings File (.qsf) miaraka amin'ny fanendrena pin marina . Sary 9. Dingana fampandrosoana ho an'ny Design Example
Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra, na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'izay vaovao navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy. * Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.
ISO 9001:2015 voasoratra anarana
2.1. Rafitra lahatahiry
Sary 10. Firafitry ny lahatahiry ho an'ny famolavolana voavolavola Example
2.2. Mamorona ny Design Example
Sary 11. Fomba fiasa
- Ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition, mamorona tetikasa vaovao (File ➤ New Project Wizard).
- Lazao ny lahatahiry, anarana, ary sampana ambony indrindra.
- Ho an'ny karazana tetikasa, ekeo ny sanda default, tetikasa Empty. Tsindrio Manaraka.
- Ho an'ny Add Files tsindrio Manaraka.
- Ho an'ny Family, Device & Board Settings eo ambanin'ny Family, safidio ny Intel Agilex na Intel Stratix 10.
- Raha nifidy Intel Stratix 10 ianao tamin'ny dingana farany, safidio ny Stratix 10 DX ao amin'ny menio midina midina.
- Safidio ny fitaovana Target ho an'ny famolavolanao.
- Tsindrio Finish.
- Ao amin'ny Catalog IP dia tadiavo ary ampio ny Intel P-Tile Avalon-ST Hard IP ho an'ny PCI Express.
- Ao amin'ny boaty fifanakalozan-dresaka vaovao IP Variant, manendry anarana ho an'ny IP anao. Tsindrio Create.
- Ao amin'ny tabilao Top-Level Settings sy PCIe* Settings, mamaritra ny mari-pamantarana ho an'ny fiovan'ny IP anao. Raha mampiasa ny SR-IOV design ex ianaoample, ataovy ireto dingana manaraka ireto mba ahafahan'ny SR-IOV:
a. Ao amin'ny tabilao PCIe* Device eo ambanin'ny tabilao PCIe* PCI Express / PCI Capabilities, jereo ny boaty Enable physiques maro.
b. Ao amin'ny tabilao PCIe* Multifunction sy SR-IOV System Settings, jereo ny boaty Alefaso ny fanohanana SR-IOV ary mariho ny isan'ny PF sy VF. Ho an'ny fanamafisana x8, jereo ny boaty Enable physiques maro ary Enable SR-IOV support for PCIe0 and PCIe1 tabs.
c. Ao amin'ny tabilao PCIe* MSI-X eo ambanin'ny tabilao PCIe* PCI Express / PCI Capabilities, avelao ny endri-javatra MSI-X raha ilaina.
d. Ao amin'ny tabilao PCIe* Base Address Registers, avelao ny BAR0 ho an'ny PF sy VF.
e. Tsy tohana ho an'ity endrika ity example. - Ao amin'ny Example Designs tab, ataovy ireto safidy manaraka ireto:
a. Ho an'ny Example Design Files, velomy ny safidy Simulation sy Synthesis.
Raha tsy mila ireo simulation na synthesis ireo ianao files, mamela ny safidy (s) mifanaraka amin'izany dia mampihena be ny example fotoana famoronana famolavolana.
b. Ho an'ny endrika HDL vokarina, Verilog ihany no misy amin'ny famoahana ankehitriny.
c. Ho an'ny Kit Development Target, fidio na ny Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit, ny Intel Stratix 10 DX P-Tile Production FPGA Development Kit na ny Intel Agilex F-Series P-Tile ES0 FPGA Development Kit.
13. Fidio Mamorona Example Design hamoronana design exampfa azonao atao simulate sy alaina amin'ny hardware. Raha misafidy ny iray amin'ireo takelaka fampivoarana P-Tile ianao, dia averin'ilay fitaovana eo amin'io solaitrabe io ilay fitaovana nofantenana teo aloha tao amin'ny tetikasa Intel Quartus Prime raha tsy mitovy ny fitaovana. Rehefa mangataka anao hamaritra ny lahatahiry ho an'ny taloha ny bitsikaampAmin'ny famolavolana, azonao atao ny manaiky ny lahatahiry default, ./intel_pcie_ptile_ast_0_example_design, na mifidiana lahatahiry hafa.
Sary 12. Example Designs Tab
- Tsindrio Finish. Azonao atao ny mamonjy ny .ip file rehefa asaina, fa tsy voatery ho afaka mampiasa ny exampfamolavolana.
- Sokafy ny example design project.
- Compile ny example tetikasa famolavolana hamoronana ny .sof file ho an'ny ex completample design. izany file dia izay alainao any amin'ny solaitrabe hanaovana fanamarinana fitaovana.
- Akatona ny talohaample design project.
Mariho fa tsy azonao ovaina ny fanomezan-tsivana PCIe amin'ny tetikasa Intel Quartus Prime. Na izany aza, mba hanamaivanana ny zotra PCB dia azonao atao ny maka advantage amin'ireo endri-javatra fanodikodinana lalana sy fanodikodinana polarity tohanan'ity IP ity.
2.3. Manahaka ny Design Example
Ny fametrahana simulation dia misy ny fampiasana Root Port Bus Functional Model (BFM) hampihatra ny P-tile Avalon Streaming IP ho an'ny PCIe (DUT) araka ny aseho eto ambany.
tarehimarika.
Sary 13. PIO Design Exampny Simulation Testbench
Raha mila fanazavana fanampiny momba ny testbench sy ny maody ao anatiny, jereo ny Testbench ao amin'ny pejy 15.
Ity diagrama mikoriana manaraka ity dia mampiseho ny dingana hanaovana simulation ny endrika example:
Sary 14. fitsarana
- Hanova ny lahatahiry simulation testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /simulator.
- Alefaso ny script simulation ho an'ny simulator safidinao. Jereo ny tabilao etsy ambany.
- Diniho ny vokatra.
Fanamarihana: P-Tile dia tsy mahazaka simulations PIPE mifanitsy.
Tabilao 1. Dingana hamitana ny Simulation
| Simulator | Working Directory | torolalana |
| ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ | 1. Antsoy ny vsim (amin'ny fanoratana vsim, izay mitondra varavarankely fampiononana ahafahanao manatanteraka ireto baiko manaraka ireto). 2. ataovy msim_setup.tcl Fanamarihana: Raha tsy izany dia azonao atao ny manoratra: vsim -c -do msim_setup.tcl, fa tsy manao dingana 1 sy 2. 3. ld_debug 4. mihazakazaka - rehetra 5. Ny simulation mahomby dia mifarana amin'ny hafatra manaraka, "Nijanona ny simulation noho ny fahavitan'ny fahombiazana!" |
| VCS* | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs | 1. Soraty sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=”” |
| nitohy… | ||
| Simulator | Working Directory | torolalana |
| Fanamarihana: Ny baiko etsy ambony dia baiko andalana tokana. 2. Ny simulation mahomby dia mifarana amin'ny hafatra manaraka, "Nijanona ny simulation noho ny fahavitan'ny fahombiazana!" Fanamarihana: Raha hanao simulation amin'ny fomba interactive dia ampiasao ireto dingana manaraka ireto: (raha efa namorona simv azo tanterahana amin'ny fomba tsy misy interactive ianao dia vonoy ny simv sy simv.diadir) 1. Sokafy ny vcs_setup.sh file ary ampio safidy debug amin'ny baiko VCS: vcs -debug_access+r 2. Angony ny endrika example: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Atombohy amin'ny fomba interactive ny simulation: simv -gui & |
Ity testbench ity dia mitovitovy amin'ny variana Gen4 x16.
Ny simulation dia mitatitra, "Nijanona ny simulation noho ny fahavitan'ny fahombiazana" raha tsy misy hadisoana mitranga.
2.3.1. Testbench
Ny testbench dia mampiasa maody mpamily fitsapana, altpcietb_bfm_rp_gen4_x16.sv, hanombohana ny fifampiraharahana sy ny fitadidiana. Amin'ny fanombohana, ny maodelin'ny mpamily fitsapana dia mampiseho fampahalalana avy amin'ny rejisitra Root Port sy Endpoint Configuration Space, mba hahafahanao mifandray amin'ny mari-pamantarana nofaritanao amin'ny alàlan'ny Parameter Editor.
Ny exampNy famolavolana sy ny testbench dia novolavolaina mavitrika mifototra amin'ny fanamafisana izay nofidinao ho an'ny P-Tile IP ho an'ny PCIe. Ny testbench dia mampiasa ny mari-pamantarana voafaritra ao amin'ny Parameter Editor ao amin'ny Intel Quartus Prime. Ity testbench ity dia manao simulate hatramin'ny x16 PCI Express rohy mampiasa ny serial PCI Express interface. Ny famolavolan'ny testbench dia mamela rohy PCI Express mihoatra ny iray azo alaina amin'ny fotoana iray. Ity tarehimarika manaraka ity dia mampiseho ambaratonga ambony view ny PIO design example.
Sary 15. PIO Design Exampny Simulation Testbench
Ny ambaratonga ambony amin'ny testbench dia mametraka ireto modules lehibe manaraka ireto:
- altpcietb_bfm_rp_gen4x16.sv —Ity ny Root Port PCIe BFM.
//Directory lalana
/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim - pcie_ed_dut.ip: Ity no endrika Endpoint miaraka amin'ireo mari-pamantarana voafaritrao.
//Directory lalana
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_pio0.ip: Ity maody ity dia lasibatra sy mpanentana amin'ny fifanakalozana ho an'ny PIO design example.
//Directory lalana
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_sriov0.ip: Ity maody ity dia lasibatra sy mpanorina ny fifampiraharahana ho an'ny famolavolana SR-IOV talohaample.
//Directory lalana
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
Sary 16. SR-IOV Design Exampny Simulation Testbench
Ankoatr'izay, ny testbench dia manana fomba fanao izay manatanteraka ireto asa manaraka ireto:
- Mamorona ny famantaranandro fanondro ho an'ny Endpoint amin'ny matetika ilaina.
- Manome reset PCI Express amin'ny fanombohana.
Raha mila fanazavana fanampiny momba ny Root Port BFM, jereo ny toko TestBench an'ny Intel FPGA P-Tile Avalon streaming IP ho an'ny PCI Express User Guide.
Fampahafantarana mifandraika
Intel FPGA P-Tile Avalon streaming IP ho an'ny PCI Express User Guide
2.3.1.1. Test Driver Module
Ny maodelin'ny mpamily fitsapana, intel_pcie_ptile_tbed_hwtcl.v, dia mametraka ny BFM ambony indrindra, altpcietb_bfm_top_rp.v.
Ny BFM ambony dia mamita ireto asa manaraka ireto:
- Manatsara ny mpamily sy manara-maso.
- Mamorona ny Root Port BFM.
- Mamorona ny interface serial.
Ny maody fanamafisam-peo, altpcietb_g3bfm_configure.v, dia manao ireto asa manaraka ireto:
- Mametraka sy manendry ny BAR.
- Ampifanaraho ny Port Root sy Endpoint.
- Mampiseho sehatra Configuration feno, BAR, MSI, MSI-X ary AER.
2.3.1.2. PIO Design Exampny Testbench
Ny sary eto ambany dia mampiseho ny PIO design example simulation design hierarchy. Ny fitsapana ho an'ny PIO design example dia voafaritra miaraka amin'ny apps_type_hwtcl parameter napetraka amin'ny
3. Ny andrana atao eo ambanin'io sanda masontsivana io dia voafaritra ao amin'ny ebfm_cfg_rp_ep_rootport, find_mem_bar ary downstream_loop.
Sary 17. PIO Design Example Simulation Design Hierarchy
Ny testbench dia manomboka amin'ny fiofanana rohy ary avy eo miditra amin'ny habaka fanamafisana ny IP ho an'ny fanisana. Asa antsoina hoe downstream_loop (faritra ao amin'ny Root Port
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) dia manao ny andrana rohy PCIe. Ity fitsapana ity dia ahitana ireto dingana manaraka ireto:
- Mamoà baiko fanoratana fahatsiarovana mba hanoratana dword iray amin'ny angona ao amin'ny fitadidiana eo amin'ny chip ao ambadiky ny Endpoint.
- Mamoaka baiko mamaky fahatsiarovana mba hamerenana ny angona avy amin'ny fitadidiana eo amin'ny chip.
- Ampitahao ny angona vakiana amin'ny angona fanoratana. Raha mifanandrify izy ireo dia raisin'ny fitsapana ho toy ny Pass.
- Avereno ny dingana 1, 2 ary 3 ho an'ny iterations 10.
Ny fanoratana fahatsiarovana voalohany dia atao manodidina ny 219 antsika. Arahina famakiana fahatsiarovana ao amin'ny interface Avalon-ST RX an'ny P-tile Hard IP ho an'ny PCIe. Ny Completion TLP dia miseho fotoana fohy taorian'ny fangatahana famakiana fahatsiarovana ao amin'ny interface Avalon-ST TX.
2.3.1.3. SR-IOV Design Exampny Testbench
Ny sary eto ambany dia mampiseho ny endrika SR-IOV example simulation design hierarchy. Ny fitsapana ho an'ny SR-IOV design example dia tanterahana amin'ny asa antsoina hoe sriov_test,
izay voafaritra ao amin'ny altpcietb_bfm_cfbp.sv.
Sary 18. SR-IOV Design Example Simulation Design Hierarchy
Ny testbench SR-IOV dia manohana hatramin'ny roa Physical Functions (PFs) ary 32 Virtual Functions (VFs) isaky ny PF.
Ny testbench dia manomboka amin'ny fiofanana rohy ary avy eo miditra amin'ny habaka fanamafisana ny IP ho an'ny fanisana. Aorian'izany dia manao ireto dingana manaraka ireto izy:
- Alefaso ny fangatahana fanoratana fahatsiarovana amin'ny PF arahin'ny fangatahana famakiana fahatsiarovana mba hamerenana ny angona mitovy amin'ny fampitahana. Raha mifanandrify amin'ny angon-drakitra fanoratana ny angona novakiana dia izany
a Pass. Ity fitsapana ity dia atao amin'ny alàlan'ny asa antsoina hoe my_test (faritra ao amin'ny altpcietb_bfm_cfbp.v). Averina indroa io fitsapana io isaky ny PF. - Alefaso ny fangatahana fanoratana fahatsiarovana amin'ny VF arahin'ny fangatahana famakiana fahatsiarovana mba hamerenana ny angona mitovy amin'ny fampitahana. Raha mifanandrify amin'ny angon-drakitra fanoratana ny angona novakiana dia izany
a Pass. Ity fitsapana ity dia atao amin'ny alàlan'ny asa antsoina hoe cfbp_target_test (faritra amin'ny altpcietb_bfm_cfbp.v). Ity fitsapana ity dia miverimberina isaky ny VF.
Manodidina ny 263 us ny fanoratana fahatsiarovana voalohany. Arahin'ny famakiana fahatsiarovana ao amin'ny interface Avalon-ST RX an'ny PF0 an'ny P-tile Hard IP ho an'ny PCIe. Ny Completion TLP dia miseho fotoana fohy taorian'ny fangatahana famakiana fahatsiarovana ao amin'ny interface Avalon-ST TX.
2.4. Manangona ny Design Example
- Mandehana mankany /intel_pcie_ptile_ast_0_example_design/ ary sokafy pcie_ed.qpf.
- Raha misafidy ny iray amin'ireo kitapom-pampandrosoana roa manaraka ianao dia ampidirina ao amin'ny .qsf ny fika mifandraika amin'ny VID file amin'ny endrika noforonina example, ary tsy voatery manampy azy ireo amin'ny tanana ianao. Mariho fa ireo toe-javatra ireo dia manokana amin'ny board.
• Fitaovana fampivoarana FPGA Intel Stratix 10 DX P-Tile ES1
• Kitapo fampandrosoana FPGA Intel Stratix 10 DX P-Tile Production
• Kit fampandrosoana FPGA Intel Agilex F-Series P-Tile ES0 - Ao amin'ny menio Processing, mifidiana Start Compilation.
2.5. Fametrahana ny Linux Kernel Driver
Alohan'ny ahafahanao manandrana ny famolavolana exampAmin'ny hardware, tsy maintsy mametraka ny kernel Linux ianao
mpamily. Azonao atao ny mampiasa ity mpamily ity mba hanatanterahana ireto fitsapana manaraka ireto:
• Fitsapana rohy PCIe izay mahavita manoratra sy mamaky 100
• toerana fitadidiana DWORD
mamaky sy manoratra
• Space Configuration DWORD mamaky sy manoratra
(1)
Ankoatra izany, azonao atao ny mampiasa ny mpamily hanova ny sandan'ny masontsivana manaraka:
• Ny BAR ampiasaina
• Ny fitaovana voafantina (amin'ny famaritana ny laharan'ny fiara fitateram-bahoaka, fitaovana ary fiasa (BDF).
ny fitaovana)
Fenoy ireto dingana manaraka ireto mba hametrahana ny mpamily kernel:
- Mandehana any amin'ny ./software/kernel/linux eo ambanin'ny example design generation directory.
- Ovay ny fahazoan-dàlana amin'ny fametrahana, asio ary esory files:
$ chmod 777 mametraka enta-mavesatra - Apetraho ny mpamily:
$ sudo ./install - Hamarino ny fametrahana mpamily:
$ lsmod | grep intel_fpga_pcie_drv
Vokatra andrasana:
intel_fpga_pcie_drv 17792 0 - Hamarino fa fantatry ny Linux ny endrika PCIe example:
$ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
Fanamarihana: Raha nanova ny ID Vendor ianao dia soloy ny ID Vendor vaovao ho an'ny Intel
ID mpivarotra amin'ity baiko ity.
Vokatra andrasana:
Mpamily kernel ampiasaina: intel_fpga_pcie_drv
2.6. Mandeha ny Design Example
Ireto ny asa fitsapana azonao atao amin'ny P-Tile Avalon-ST PCIe design examples:
- Ao anatin'ity torolalana ho an'ny mpampiasa ity, ny teny hoe DWORD sy QWORD dia manana dikany mitovy amin'ny an'ny PCI Express Base Specification. Ny teny iray dia 16 bit, ny DWORD dia 32 bit, ary ny QWORD dia 64 bit.
Tabilao 2. Hetsika fitsapana tohanan'ny P-Tile Avalon-ST PCIe Design Exampl'
| asa | Ilaina ny BAR | Tohanan'ny P-Tile Avalon-ST PCIe Design Example |
| 0: Fitsapana rohy - 100 manoratra sy mamaky | 0 | ENY |
| 1: Manorata toerana fitadidiana | 0 | ENY |
| 2: Vakio ny toerana fitadidiana | 0 | ENY |
| 3: Soraty ny habaka fandrindrana | N / A | ENY |
| 4: Vakio ny habaka fanamafisana | N / A | ENY |
| 5: Hanova BAR | N / A | ENY |
| 6: Hanova fitaovana | N / A | ENY |
| 7: Alefaso ny SR-IOV | N / A | Eny (*) |
| 8: Manaova andrana rohy ho an'ny fiasa virtoaly rehetra azo ampiasaina amin'ny fitaovana ankehitriny | N / A | Eny (*) |
| 9: Manaova DMA | N / A | tsy misy |
| 10: Atsaharo ny programa | N / A | ENY |
Fanamarihana: (*) Ireo asa fitsapana ireo dia tsy misy raha tsy misy ny SR-IOV design example voafantina.
2.6.1. Mandeha ny PIO Design Example
- Mandehana mankany amin'ny ./software/user/example eo ambanin'ny design example directory.
- Angony ny famolavolana exampny fampiharana:
$ manao - Manaova fitsapana:
$ sudo ./intel_fpga_pcie_link_test
Azonao atao ny manatanteraka ny fitsapana rohy Intel FPGA IP PCIe amin'ny fomba manual na mandeha ho azy. Misafidiana amin'ny:
• Amin'ny fomba mandeha ho azy, ny fampiharana dia mifidy ho azy ny fitaovana. Ny fitsapana dia mifidy ny fitaovana Intel PCIe miaraka amin'ny BDF ambany indrindra amin'ny fampitoviana ny ID mpivarotra.
Ny fitsapana ihany koa dia mifidy ny BAR ambany indrindra misy.
• Amin'ny fomba manual, ny fitsapana dia manontany anao momba ny fiara fitateram-bahoaka, ny fitaovana ary ny laharan'ny asa ary ny BAR.
Ho an'ny Intel Stratix 10 DX na Intel Agilex Development Kit, azonao atao ny mamaritra ny
BDF amin'ny fanoratana ity baiko manaraka ity:
$ lspci -d 1172:
4. Ireto misy sampNy transcripts ho an'ny maody mandeha ho azy sy manual:
Fomba mandeha ho azy:
Fomba tanana:
Fampahafantarana mifandraika
PCIe Link Inspector Overview
Ampiasao ny PCIe Link Inspector hanaraha-maso ny rohy ao amin'ny Layers Physical, Data Link ary Transaction.
2.6.2. Mandeha ny SR-IOV Design Example
Ireto ny dingana hitsapana ny SR-IOV design exampamin'ny hardware:
- Alefaso ny fitsapana rohy Intel FPGA IP PCIe amin'ny alàlan'ny fampandehanana ny sudo ./
intel_fpga_pcie_link_test baiko ary safidio ny safidy 1:
Misafidiana fitaovana iray. - Ampidiro ny BDF amin'ny fiasa ara-batana izay ametrahana ny fiasa virtoaly.
- Ampidiro ny BAR "0" hirosoana amin'ny menio fitsapana.
- Ampidiro ny safidy 7 mba ahafahan'ny SR-IOV ho an'ny fitaovana ankehitriny.
- Ampidiro ny isan'ny fiasa virtoaly azo ampiasaina amin'ny fitaovana ankehitriny.
- Ampidiro ny safidy 8 hanaovana andrana rohy ho an'ny fiasa virtoaly rehetra natokana ho an'ny fiasa ara-batana. Ny fampiharana andrana rohy dia hanoratra fahatsiarovana 100 miaraka amin'ny dword iray amin'ny angona tsirairay ary avy eo mamaky ny angon-drakitra hojerena. Ny fampiharana dia hanonta ny isan'ny fiasa virtoaly tsy nahomby tamin'ny andrana rohy tamin'ny faran'ny fitsapana.
7. Ao amin'ny terminal vaovao, mandehana ny lspci –d 1172: | grep -c "Altera" baiko hanamarina ny fanisana ny PF sy VF. Ny vokatra andrasana dia ny fitambaran'ny isan'ny fiasa ara-batana sy ny isan'ny fiasa virtoaly.
P-tile Avalon Streaming IP ho an'ny PCI Express Design
Example User Guide Archives
Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra, na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'izay vaovao navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy. * Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.
ISO
9001:2015
voasoratra anarana
Tantara fanavaozana antontan-taratasy ho an'ny Intel P-Tile Avalon
Streaming Hard IP ho an'ny PCIe Design Example User Guide
| Document Version | Intel Quartus Prime Version | IP Version | FIOVANA |
| 2021.10.04 | 21.3 | 6.0.0 | Nanova ny tefy tohana ho an'ny SR-IOV design example avy amin'ny Gen3 x16 EP sy Gen4 x16 EP mankany amin'ny Gen3 x8 EP ary Gen4 x8 EP ao amin'ny famaritana Functional ho an'ny Single Root I/O Virtualization (SR-IOV) Design Example section. Nampiana ny fanohanana ny Intel Stratix 10 DX P-tile Production FPGA Development Kit amin'ny Generating the Design Example section. |
| 2021.07.01 | 21.2 | 5.0.0 | Nesorina ny onjam-pamokarana ho an'ny endrika PIO sy SR-IOV examples avy amin'ny fizarana Simulating the Design Example. Nohavaozina ny baiko hanehoana ny BDF ao amin'ny fizarana Mandeha ny PIO Design Example. |
| 2020.10.05 | 20.3 | 3.1.0 | Nesoriny ny fizarana Registers nanomboka tamin'ny endrika Avalon Streaming talohaamptsy manana rejisitry ny fanaraha-maso. |
| 2020.07.10 | 20.2 | 3.0.0 | Nampiana onjam-peo simulation, famaritana tranga fitsapana ary famaritana valin'ny fitsapana ho an'ny endrika examples. Nampiana torolalana simulation ho an'ny simulator ModelSim amin'ny Simulating the Design Example section. |
| 2020.05.07 | 20.1 | 2.0.0 | Nohavaozina ny lohatenin'ny antontan-taratasy amin'ny Intel FPGA P-Tile Avalon streaming IP ho an'ny PCI Express Design Example Torolàlana ho an'ny mpampiasa mba hihaona amin'ny torolàlana nomena anarana vaovao. Nohavaozina ny baiko simulation mode interactive VCS. |
| 2019.12.16 | 19.4 | 1.1.0 | Nampiana SR-IOV design exampny famaritana. |
| 2019.11.13 | 19.3 | 1.0.0 | Nampiana Gen4 x8 Endpoint sy Gen3 x8 Endpoint amin'ny lisitry ny fanamafisana tohana. |
| 2019.05.03 | 19.1.1 | 1.0.0 | Famoahana voalohany. |
Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra, na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'izay vaovao navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy. * Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.
ISO
9001:2015
voasoratra anarana
Online Version
Alefaso ny valiny
ID: 683038
UG-20234
Dikan-teny: 2021.10.04
Documents / Loharano
 |
intel FPGA P-Tile Avalon Streaming IP ho an'ny PCI Express Design Example [pdf] Torolàlana ho an'ny mpampiasa FPGA P-Tile, Avalon Streaming IP ho an'ny PCI Express Design Example, FPGA P-Tile Avalon Streaming IP ho an'ny PCI Express Design Example, FPGA P-Tile Avalon Streaming IP |
