インテル® FPGA P タイル Avalon ®
PCI Express* のストリーミング IP
設計例ampユーザーガイド
Intel® 向けに更新
Quartus® Prime デザイン スイート: 21.3
IP バージョン: 6.0.0
ユーザーガイド
設計例ampファイル説明
1.1。 プログラム入出力 (PIO) 設計例の機能説明ample
PIOデザインexample は、ホスト プロセッサからターゲット デバイスへのメモリ転送を実行します。 この例ではample、ホスト プロセッサはシングル dword の MemRd および emWr を要求します。
TLP。
PIOデザインexampファイルは自動的に fileIntel Prime ソフトウェアでシミュレートおよびコンパイルするために必要です。 デザインの元ample は、幅広いパラメータをカバーしています。 ただし、PCIe の P タイル ハード IP のすべての可能なパラメーター化をカバーしているわけではありません。
このデザインexampファイルには、次のコンポーネントが含まれています。
- 指定したパラメーターを使用して生成された P タイル Avalon ストリーミング ハード IP エンドポイント バリアント (DUT)。 このコンポーネントは、受信した TLP データを PIO アプリケーションに送ります。
- PCI Express TLP と単純な Avalon-MM 書き込みおよびオンチップ・メモリーへの読み取りとの間で必要な変換を実行する PIO アプリケーション (APPS) コンポーネント。
- オンチップ メモリ (MEM) コンポーネント。 1×16デザインexの場合ampつまり、オンチップ メモリは 16 つの 2 KB メモリ ブロックで構成されます。 8×XNUMXデザインexの場合ampオンチップ メモリは、16 つの XNUMX KB メモリ ブロックで構成されています。
- リセット リリース IP: この IP は、デバイスが完全にユーザー モードに入るまで、制御回路をリセット状態に保持します。 FPGA は INIT_DONE 出力をアサートして、デバイスがユーザー モードであることを通知します。 リセット リリース IP は、内部 INIT_DONE 信号の反転バージョンを生成して、設計に使用できる nINIT_DONE 出力を作成します。デバイス全体がユーザー モードになるまで、nINIT_DONE 信号は High です。 nINIT_DONE がアサート (低) した後、すべてのロジックはユーザー モードになり、正常に動作します。 nINIT_DONE シグナルは、次のいずれかの方法で使用できます。
- 外部または内部リセットをゲートします。
- トランシーバーおよび I/O PLL へのリセット入力をゲートします。
- エンベデッド メモリ ブロック、ステート マシン、シフト レジスタなどのデザイン ブロックのライト イネーブルをゲートします。
- デザインでレジスタ リセット入力ポートを同期的に駆動します。
シミュレーション テストベンチは PIO デザイン ex をインスタンス化します。ampファイルおよびルート ポート BFM を使用して、ターゲット エンドポイントとインターフェイスします。
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
ISO 9001：2015登録
図1. Platform Designer PIO 1×16 Design Ex のブロック図ampシミュレーション テストベンチ
図2. Platform Designer PIO 2×8 Design Ex のブロック図ampシミュレーション テストベンチ
テスト プログラムは、オンチップ メモリの同じ場所からデータを読み書きします。 読み取ったデータを期待される結果と比較します。 エラーが発生しない場合、テストは「正常に完了したためシミュレーションが停止しました」と報告します。 Pタイルのアバロン
ストリーミング デザイン example は、次の構成をサポートしています。
- Gen4 x16 エンドポイント
- Gen3 x16 エンドポイント
- Gen4 x8x8 エンドポイント
- Gen3 x8x8 エンドポイント
注記： PCIe x8x8 PIO デザイン ex のシミュレーション テストベンチampファイルは単一の PCIe x8 リンク用に構成されていますが、実際の設計では 8 つの PCIe xXNUMX リンクが実装されています。
注記： このデザインexampファイルは、PCI Express 用の P タイル Avalon Streaming IP の Parameter Editor のデフォルト設定のみをサポートします。
図3. P タイル Avalon ストリーミング PCI Express 1×16 PIO 設計 Ex の Platform Designer システム コンテンツample
Platform Designer は、Gen4 x16 バリアントまでのこのデザインを生成します。
図4. P タイル Avalon ストリーミング PCI Express 2×8 PIO 設計 Ex の Platform Designer システム コンテンツample
Platform Designer は、Gen4 x8x8 バリアントまでのこのデザインを生成します。
1.2. シングル ルート I/O 仮想化 (SR-IOV) 設計例の機能説明ample
SR-IOV 設計 example は、ホスト プロセッサからターゲット デバイスへのメモリ転送を実行します。 最大 32 つの PF と PF ごとに XNUMX の VF をサポートします。
SR-IOV 設計 exampファイルは自動的に fileインテル Quartus Prime ソフトウェアでシミュレーションおよびコンパイルするために必要です。 コンパイルされたデザインは、次の場所にダウンロードできます。
インテル Stratix® 10 DX 開発キットまたはインテル Agilex™ 開発キット。
このデザインexampファイルには、次のコンポーネントが含まれています。
- 指定したパラメーターを使用して生成された P タイル Avalon Streaming (Avalon-ST) IP エンドポイント バリアント (DUT)。 このコンポーネントは、受信した TLP データを SR-IOV アプリケーションに送ります。
- SR-IOV アプリケーション (APPS) コンポーネント。PCI Express TLP と単純な Avalon-ST 書き込みおよびオンチップ メモリへの読み取りとの間で必要な変換を実行します。 SR-IOV APPS コンポーネントの場合、メモリ読み取り TLP はデータを含む完了を生成します。
- SR-IOV 設計の場合amp32 つの PF と PF ごとに 66 の VF を含むファイルの場合、設計が実行する XNUMX のメモリ ロケーションがあります。ampアクセスできます。 64 つの PF は 2 つのメモリ ロケーションにアクセスでき、32 VF (64 x XNUMX) は XNUMX のメモリ ロケーションにアクセスできます。
- リセット リリース IP。
シミュレーション テストベンチは、SR-IOV デザイン ex をインスタンス化します。ampファイルおよびルート ポート BFM を使用して、ターゲット エンドポイントとインターフェイスします。
図5. Platform Designer SR-IOV 1×16 Design Ex のブロック図ampシミュレーション テストベンチ
図6. Platform Designer SR-IOV 2×8 Design Ex のブロック図ampシミュレーション テストベンチ
テスト プログラムは、2 つの PF と PF ごとに 32 の VF にわたって、オンチップ メモリの同じ場所にデータを書き込んだり、そこからデータを読み戻したりします。 読み取ったデータを期待値と比較します
結果。 エラーが発生しない場合、テストは「正常に完了したためシミュレーションが停止しました」と報告します。
SR-IOV 設計 example は、次の構成をサポートしています。
- Gen4 x16 エンドポイント
- Gen3 x16 エンドポイント
- Gen4 x8x8 エンドポイント
- Gen3 x8x8 エンドポイント
図7. PCI Express 1×16 設計 Ex 用の SR-IOV を備えた P タイル Avalon-ST のプラットフォーム デザイナー システム コンテンツample
図8. PCI Express 2×8 設計 Ex 用の SR-IOV を備えた P タイル Avalon-ST のプラットフォーム デザイナー システム コンテンツample
クイックスタートガイド
インテル Quartus Prime ソフトウェアを使用して、プログラムされた I/O (PIO) デザインを生成できます。ampPCI Express* IP コア用インテル FPGA P タイル Avalon-ST ハード IP のファイル。 生成されたデザイン exampファイルには、指定したパラメーターが反映されます。 PIOの元ampファイルは、ホスト プロセッサからターゲット デバイスにデータを転送します。 低帯域幅のアプリケーションに適しています。 このデザインexampファイルは自動的に fileインテル Quartus Prime ソフトウェアでシミュレーションおよびコンパイルするために必要です。 コンパイルされたデザインを FPGA 開発ボードにダウンロードできます。 カスタム・ハードウェアにダウンロードするには、 インテル Quartus Prime 設定を更新します File (.qsf) を正しいピン割り当てで。 図9. Design Ex の開発手順ample
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
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2.1。 ディレクトリ構造
図 10. 生成されたデザイン Ex のディレクトリ構造ample
2.2. デザイン Ex の生成ample
図 11. 手順
- インテル Quartus Prime プロ・エディション ソフトウェアで、新しいプロジェクトを作成します (File ➤ 新規プロジェクト ウィザード）。
- ディレクトリ、名前、最上位エンティティを指定します。
- [プロジェクト タイプ] には、デフォルト値の [空のプロジェクト] を受け入れます。 [次へ] をクリックします。
- 追加用 File■ [次へ] をクリックします。
- Family の下の Family, Device & Board Settings で、Intel Agilex または Intel Stratix 10 を選択します。
- 前のステップで Intel Stratix 10 を選択した場合は、Device プルダウン メニューで Stratix 10 DX を選択します。
- デザインのターゲット デバイスを選択します。
- [完了]をクリックします。
- IP カタログで、PCI Express 用インテル P タイル Avalon-ST ハード IP を見つけて追加します。
- [新しい IP バリアント] ダイアログ ボックスで、IP の名前を指定します。 [作成] をクリックします。
- [最上位設定] および [PCIe* 設定] タブで、IP バリエーションのパラメーターを指定します。 SR-IOV 設計 ex を使用している場合amp次の手順を実行して、SR-IOV を有効にします。
a. [PCIe* PCI Express / PCI Capabilities] タブの下の [PCIe* デバイス] タブで、[複数の物理機能を有効にする] チェックボックスをオンにします。
b. [PCIe* マルチファンクションおよび SR-IOV システム設定] タブで、[SR-IOV サポートを有効にする] チェックボックスをオンにして、PF と VF の数を指定します。 x8 構成の場合、PCIe0 と PCIe1 の両方のタブで、[複数の物理機能を有効にする] と [SR-IOV サポートを有効にする] のボックスをオンにします。
c. PCIe* PCI Express / PCI Capabilities タブの下の PCIe* MSI-X タブで、必要に応じて MSI-X 機能を有効にします。
d. [PCIe* Base Address Registers] タブで、PF と VF の両方に対して BAR0 を有効にします。
e. 他のパラメーター設定は、このデザインではサポートされていません。ampル。 - 元でample Designs タブで、次の選択を行います。
を。 例の場合ampルデザイン Files、Simulation および Synthesis オプションをオンにします。
これらのシミュレーションまたは合成が必要ない場合 files、対応するオプションをオフのままにしておくと、ex が大幅に減少しますampルデザイン生成時間。
b. 生成された HDL 形式の場合、現在のリリースでは Verilog のみが利用可能です。
c. ターゲット開発キットの場合、インテル Stratix 10 DX P タイル ES1 FPGA 開発キット、インテル Stratix 10 DX P タイルプロダクション FPGA 開発キット、またはインテル Agilex F シリーズ P タイル ES0 FPGA 開発キットのいずれかを選択します。
13. 生成 Ex を選択しますample Design でデザインを作成する exampシミュレートしてハードウェアにダウンロードできるファイル。 P タイル開発ボードの XNUMX つを選択すると、デバイスが異なる場合、そのボード上のデバイスは インテル Quartus Prime プロジェクトで以前に選択されたデバイスを上書きします。 プロンプトでexのディレクトリを指定するように求められたときampファイル設計では、デフォルトのディレクトリ ./intel_pcie_ptile_ast_0_ex を受け入れることができますample_design を選択するか、別のディレクトリを選択してください。
図12. Exampファイルデザインタブ
- [完了] をクリックします。 .ip を保存できます file プロンプトが表示されたら、ex を使用できるようにする必要はありません。ampデザイン。
- 元を開くampルデザインプロジェクト。
- exをコンパイルするamp.sof を生成するファイル デザイン プロジェクト file 完全な元のためにampルデザイン。 これ file ハードウェア検証を実行するためにボードにダウンロードするものです。
- あなたの元を閉じるampルデザインプロジェクト。
インテル Quartus Prime プロジェクトでは PCIe ピン割り当てを変更できないことに注意してください。 ただし、PCB のルーティングを容易にするために、アドバンを取ることができます。tagこの IP でサポートされるレーン反転および極性反転機能の詳細。
2.3。 設計例のシミュレーションample
次の図に示すように、シミュレーションのセットアップには、ルート ポート バス機能モデル (BFM) を使用して P タイルの Avalon Streaming IP for PCIe (DUT) を実行することが含まれます。
形。
図13. PIO設計例ampシミュレーション テストベンチ
テストベンチとその中のモジュールの詳細については、15 ページのテストベンチを参照してください。
次のフロー ダイアグラムは、設計例をシミュレートする手順を示しています。amp上：
図14. 手順
- テストベンチ シミュレーション ディレクトリに移動します。 / pcie_ed_tb/pcie_ed_tb/sim/ /シミュレーター。
- 選択したシミュレーターのシミュレーション スクリプトを実行します。 下の表を参照してください。
- 結果を分析します。
注記： P タイルは、並列 PIPE シミュレーションをサポートしていません。
表1. シミュレーションを実行する手順
| シミュレーター | 作業ディレクトリ | 説明書 |
| ModelSim* SE、Siemens* EDA QuestaSim* - インテル FPGA エディション | <例ample_design>/pcie_ed_tb/pcie_ed_tb/sim/メンター/ | 1. vsim を起動します (vsim と入力すると、次のコマンドを実行できるコンソール ウィンドウが表示されます)。 2. msim_setup.tcl を実行します 注: あるいは、手順 1 と 2 を実行する代わりに、vsim -c -do msim_setup.tcl と入力することもできます。 3.ld_debug 4.すべて実行 5. シミュレーションが成功すると、次のメッセージが表示されて終了します。 |
| VCS* | <例ample_design>/pcie_ed_tb/pcie_ed_tb/sim/synopsys/vcs | 1. sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=”” と入力します |
| 続き… | ||
| シミュレーター | 作業ディレクトリ | 説明書 |
| 注: 上記のコマンドは単一行のコマンドです。 2. シミュレーションが成功すると、次のメッセージが表示されて終了します。 注: インタラクティブ モードでシミュレーションを実行するには、次の手順を使用します。 1.vcs_setup.sh を開きます file VCS コマンドにデバッグ オプションを追加します: vcs -debug_access+r 2.デザインexをコンパイルしますampファイル: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. インタラクティブ モードでシミュレーションを開始します。 simv -gui & |
このテストベンチは、Gen4 x16 バリアントまでシミュレートします。
エラーが発生しない場合、シミュレーションは「正常に完了したためシミュレーションが停止しました」と報告します。
2.3.1. テストベンチ
テストベンチは、テスト ドライバー モジュール altpcietb_bfm_rp_gen4_x16.sv を使用して、構成およびメモリ トランザクションを開始します。 起動時に、テスト ドライバー モジュールはルート ポートおよびエンドポイント構成空間レジスターからの情報を表示するため、パラメーター エディターを使用して指定したパラメーターに関連付けることができます。
元ampファイル デザインとテストベンチは、PCIe の P タイル IP 用に選択した構成に基づいて動的に生成されます。 テストベンチは、 インテル Quartus Prime の Parameter Editor で指定したパラメーターを使用します。 このテストベンチは、シリアル PCI Express インターフェイスを使用して最大 ×16 PCI Express リンクをシミュレートします。 テストベンチの設計では、一度に複数の PCI Express リンクをシミュレートできます。 次の図は、高レベルの view PIOデザインexのampル。
図15. PIO設計例ampシミュレーション テストベンチ
テストベンチの最上位は、次のメイン モジュールをインスタンス化します。
- altpcietb_bfm_rp_gen4x16.sv —これはルート ポート PCIe BFM です。
// ディレクトリ パス
/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim - pcie_ed_dut.ip: これは、指定したパラメーターを持つエンドポイント デザインです。
// ディレクトリ パス
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_pio0.ip: このモジュールは、PIO デザイン ex のトランザクションのターゲットおよびイニシエーターです。ampル。
// ディレクトリ パス
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_sriov0.ip: このモジュールは、SR-IOV 設計 ex のトランザクションのターゲットおよびイニシエーターです。ampル。
// ディレクトリ パス
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
図16. SR-IOV 設計例ampシミュレーション テストベンチ
さらに、テストベンチには次のタスクを実行するルーチンがあります。
- 必要な周波数でエンドポイントの基準クロックを生成します。
- 起動時に PCI Express リセットを提供します。
ルート・ポート BFM の詳細については、Intel FPGA P-Tile Avalon streaming IP for PCI Express User Guide の TestBench の章を参照してください。
関連情報
Intel FPGA P-Tile Avalon Streaming IP for PCI Express ユーザーガイド
2.3.1.1. テストドライバーモジュール
テスト ドライバー モジュール intel_pcie_ptile_tbed_hwtcl.v は、トップレベルの BFM altpcietb_bfm_top_rp.v をインスタンス化します。
最上位の BFM は、次のタスクを完了します。
- ドライバーとモニターをインスタンス化します。
- ルート ポート BFM をインスタンス化します。
- シリアル インターフェイスをインスタンス化します。
構成モジュール altpcietb_g3bfm_configure.v は、次のタスクを実行します。
- BAR を構成して割り当てます。
- ルート ポートとエンドポイントを構成します。
- 包括的な構成スペース、BAR、MSI、MSI-X、および AER 設定を表示します。
2.3.1.2. PIO設計例ampテストベンチ
下の図は、PIO 設計 ex を示しています。ampファイル シミュレーション設計階層。 PIO 設計 ex のテストampファイルは、apps_type_hwtcl パラメータが
3. このパラメーター値で実行されるテストは、ebfm_cfg_rp_ep_rootport、find_mem_bar、およびdownstream_loop で定義されます。
図 17. PIO 設計例ample Simulation 設計階層
テストベンチはリンク トレーニングから開始し、列挙のために IP のコンフィギュレーション スペースにアクセスします。 downstream_loop というタスク (ルート ポートで定義)
次に、PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) が PCIe リンク テストを実行します。 このテストは、次の手順で構成されています。
- メモリ書き込みコマンドを発行して、エンドポイントの背後にあるオンチップ メモリに XNUMX つの dword のデータを書き込みます。
- メモリ読み出しコマンドを発行して、オンチップ メモリからデータを読み戻します。
- 読み取りデータと書き込みデータを比較します。 それらが一致する場合、テストはこれを合格としてカウントします。
- ステップ 1、2、および 3 を 10 回繰り返します。
最初のメモリ書き込みは約 219 us で行われます。 これに続いて、PCIe 用の P タイル ハード IP の Avalon-ST RX インターフェイスでメモリの読み取りが行われます。 Completion TLP は、Avalon-ST TX インターフェイスでのメモリ読み取り要求の直後に表示されます。
2.3.1.3. SR-IOV 設計例ampテストベンチ
以下の図は、SR-IOV 設計例を示しています。ampファイル シミュレーション設計階層。 SR-IOV 設計 ex のテストampファイルは、sriov_test というタスクによって実行されます。
altpcietb_bfm_cfbp.sv で定義されています。
図18. SR-IOV 設計例ample Simulation 設計階層
SR-IOV テストベンチは、PF ごとに最大 32 つの物理機能 (PF) と XNUMX の仮想機能 (VF) をサポートします。
テストベンチはリンク トレーニングから開始し、列挙のために IP のコンフィギュレーション スペースにアクセスします。 その後、次の手順を実行します。
- メモリ書き込み要求を PF に送信し、その後にメモリ読み取り要求を送信して、比較のために同じデータを読み戻します。 読み出しデータが書き込みデータと一致する場合、
パス。 このテストは、my_test というタスク (altpcietb_bfm_cfbp.v で定義) によって実行されます。 このテストは、PF ごとに XNUMX 回繰り返されます。 - VF にメモリ書き込み要求を送信し、その後にメモリ読み取り要求を送信して、比較のために同じデータを読み戻します。 読み出しデータが書き込みデータと一致する場合、
パス。 このテストは、cfbp_target_test (altpcietb_bfm_cfbp.v で定義) というタスクによって実行されます。 このテストは VF ごとに繰り返されます。
最初のメモリ書き込みは約 263 us で行われます。 これに続いて、PCIe の P タイル ハード IP の PF0 の Avalon-ST RX インターフェイスでメモリが読み取られます。 Completion TLP は、Avalon-ST TX インターフェイスでのメモリ読み取り要求の直後に表示されます。
2.4. デザイン Ex のコンパイルample
- 案内する/intel_pcie_ptile_ast_0_example_design/ を開いて pcie_ed.qpf を開きます。
- 次の XNUMX つの開発キットのいずれかを選択すると、VID 関連の設定が .qsf ファイルに含まれます。 file 生成されたデザイン example であり、手動で追加する必要はありません。 これらの設定はボード固有であることに注意してください。
• インテル Stratix 10 DX P タイル ES1 FPGA 開発キット
• インテル Stratix 10 DX P タイル プロダクション FPGA 開発キット
• インテル Agilex F シリーズ P タイル ES0 FPGA 開発キット - [処理] メニューで、[コンパイルの開始] を選択します。
2.5。 Linux カーネル ドライバーのインストール
デザインexをテストする前にample をハードウェアにインストールするには、Linux カーネルをインストールする必要があります
運転者。 このドライバーを使用して、次のテストを実行できます。
• 100 回の書き込みと読み取りを実行する PCIe リンク テスト
• メモリ空間 DWORD
読み取りと書き込み
• 構成スペース DWORD の読み取りと書き込み
（１）
さらに、ドライバーを使用して、次のパラメーターの値を変更できます。
• 使用中の BAR
• 選択されたデバイス (デバイスのバス、デバイス、機能 (BDF) 番号を指定することによって)
デバイス）
次の手順を実行して、カーネル ドライバーをインストールします。
- ex の下の ./software/kernel/linux に移動します。ampファイルデザイン生成ディレクトリ。
- インストール、ロード、アンロードの権限を変更する files:
$ chmod 777 インストール ロード アンロード - ドライバーをインストールします。
$ sudo ./インストール - ドライバーのインストールを確認します。
$ lsmod | grep intel_fpga_pcie_drv
期待される結果:
インテル_fpga_pcie_drv 17792 0 - Linux が PCIe 設計 ex を認識することを確認します。amp上：
$ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
注記： ベンダー ID を変更した場合は、Intel のベンダー ID を新しいベンダー ID に置き換えます。
このコマンドのベンダー ID。
期待される結果:
使用中のカーネル ドライバー: intel_fpga_pcie_drv
2.6. デザイン Ex の実行ample
P タイル Avalon-ST PCIe デザイン ex で実行できるテスト操作は次のとおりです。ampレ：
- このユーザー ガイド全体で、ワード、DWORD、および QWORD という用語は、PCI Express 基本仕様での意味と同じ意味を持ちます。 ワードは 16 ビット、DWORD は 32 ビット、QWORD は 64 ビットです。
表 2. P タイル Avalon-ST PCIe デザイン Ex でサポートされるテスト操作ampレ
| オペレーション | 必要なBAR | P タイル Avalon-ST PCIe Design Ex でサポートample |
| 0: リンク テスト – 100 回の書き込みと読み取り | 0 | はい |
| 1: 書き込みメモリ空間 | 0 | はい |
| 2: メモリ空間の読み取り | 0 | はい |
| 3: 設定スペースを書く | 該当なし | はい |
| 4: 構成空間の読み取り | 該当なし | はい |
| 5: BARの変更 | 該当なし | はい |
| 6: デバイスを変更する | 該当なし | はい |
| 7: SR-IOV を有効にする | 該当なし | はい （*） |
| 8: 現在のデバイスに属するすべての有効な仮想機能に対してリンク テストを実行します。 | 該当なし | はい （*） |
| 9: DMA を実行する | 該当なし | いいえ |
| 10: プログラムを終了する | 該当なし | はい |
注: (*) これらのテスト操作は、SR-IOV 設計が ex の場合にのみ使用できます。ampルが選択されます。
2.6.1. PIO デザイン Ex の実行ample
- ./software/user/ex に移動しますamp元のデザインの下のファイルampルディレクトリ。
- 設計exをコンパイルするampアプリケーション:
$ 作る - テストを実行します。
$ sudo ./intel_fpga_pcie_link_test
インテル FPGA IP PCIe リンク・テストは、手動または自動モードで実行できます。 から選ぶ：
• 自動モードでは、アプリケーションが自動的にデバイスを選択します。 このテストでは、ベンダー ID を照合して、BDF が最も低い Intel PCIe デバイスを選択します。
このテストでは、利用可能な最低の BAR も選択されます。
• 手動モードでは、テストはバス、デバイス、および機能番号と BAR を問い合わせます。
インテル Stratix 10 DX またはインテル Agilex 開発キットの場合、
次のコマンドを入力して BDF を実行します。
$ lspci -d 1172:
4. ここにあるamp自動モードと手動モードの転写ファイル:
自動モード:
手動モード:
関連情報
PCIe リンク インスペクタ オーバーview
PCIe Link Inspector を使用して、物理層、データ リンク層、およびトランザクション層でリンクを監視します。
2.6.2. SR-IOV 設計例の実行ample
SR-IOV 設計をテストする手順は次のとおりです。ampハードウェア上のファイル:
- sudo ./ を実行して、インテル FPGA IP PCIe リンク・テストを実行します。
intel_fpga_pcie_link_test コマンドを実行し、オプション 1 を選択します。
デバイスを手動で選択します。 - 仮想機能が割り当てられている物理機能の BDF を入力します。
- テストメニューに進むには、BAR「0」を入力します。
- オプション 7 を入力して、現在のデバイスの SR-IOV を有効にします。
- 現在のデバイスで有効にする仮想機能の数を入力します。
- オプション 8 を入力して、物理機能に割り当てられた有効な仮想機能ごとにリンク テストを実行します。 リンク テスト アプリケーションは、それぞれ 100 つの dword データで XNUMX 回のメモリ書き込みを実行し、チェックのためにデータを読み戻します。 アプリケーションは、テストの最後にリンク テストに失敗した仮想機能の数を出力します。
7. 新しいターミナルで、lspci –d 1172 を実行します。 grep -c “Altera” コマンドを実行して、PF と VF の列挙を確認します。 期待される結果は、物理機能の数と仮想機能の数の合計です。
PCI Express デザイン用の P タイル Avalon Streaming IP
Exampユーザーガイドのアーカイブ
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
ISO
9001:2015
登録済み
Intel P-Tile Avalon の文書改訂履歴
PCIe 設計例のストリーミング ハード IPampユーザーガイド
| ドキュメントバージョン | インテル Quartus Prime バージョン | IPバージョン | 変更点 |
| 2021.10.04 | 21.3 | 6.0.0 | SR-IOV 設計 ex でサポートされる構成を変更しましたampGen3 x16 EP および Gen4 x16 EP から、シングル ルート I/O 仮想化 (SR-IOV) 設計例の機能説明の Gen3 x8 EP および Gen4 x8 EP へのファイルampルセクション。 インテル Stratix 10 DX P-タイルプロダクション FPGA 開発キットのサポートをデザインの生成 Ex に追加ampルセクション。 |
| 2021.07.01 | 21.2 | 5.0.0 | PIO および SR-IOV デザイン ex のシミュレーション波形を削除amp設計例のシミュレーションのセクションのファイルampル。 セクションに BDF を表示するコマンドを更新しました。 PIO デザイン Ex の実行ampル。 |
| 2020.10.05 | 20.3 | 3.1.0 | Avalon Streaming デザイン ex 以来、レジスタ セクションを削除しました。ampファイルには制御レジスタがありません。 |
| 2020.07.10 | 20.2 | 3.0.0 | 設計 ex のシミュレーション波形、テスト ケースの説明、およびテスト結果の説明を追加ampレ。 ModelSim シミュレーターのシミュレーション手順をデザインのシミュレーション Ex に追加ampルセクション。 |
| 2020.05.07 | 20.1 | 2.0.0 | ドキュメントのタイトルを Intel FPGA P-Tile Avalon streaming IP for PCI Express Design Ex に更新ampユーザー ガイドを参照して、新しい法的命名ガイドラインに準拠してください。 VCS インタラクティブ モード シミュレーション コマンドを更新しました。 |
| 2019.12.16 | 19.4 | 1.1.0 | SR-IOV 設計 ex を追加ampルの説明。 |
| 2019.11.13 | 19.3 | 1.0.0 | サポートされている構成のリストに、Gen4 x8 エンドポイントと Gen3 x8 エンドポイントを追加しました。 |
| 2019.05.03 | 19.1.1 | 1.0.0 | 初回リリース。 |
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ISO
9001:2015
登録済み
オンライン版
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ID: 683038
UG-20234
バージョン: 2021.10.04
ドキュメント / リソース
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