FPGA IP
Deseño Example Guía de usuario
F-Tile 25G Ethernet Intel®
Actualizado para Intel® Quartus®
Prime Design Suite: 22.3
Versión IP: 1.0.0

Guía de inicio rápido

O F-tile 25G Ethernet Intel FPGA IP para dispositivos Intel Agilex™ proporciona a capacidade de xerar deseño exampficheiros para as configuracións seleccionadas.
Figura 1. Deseño Example Uso

Estrutura do directorio

Figura 2. 25G Ethernet Intel FPGA IP Design Example Estrutura do directorio

• A simulación files (banco de probas só para simulación) están situados enample_dir>/example_testbench.
• O deseño só de compilación example está situado enample_dir>/ compilation_test_design.
• Configuración e proba do hardware files (o deseño example no hardware) están situados enample_dir>/hardware_test_design.

Táboa 1. Directorio e File Descricións

File Nomes	Descrición
eth_ex_25g.qpf	Proxecto Intel Quartus® Prime file.
eth_ex_25g.qsf	Configuración do proxecto Intel Quartus Prime file.
eth_ex_25g.sdc	Restricións de deseño de Synopsys file. Pode copiar e modificar isto file para o seu propio deseño de núcleo IP Intel FPGA de 25 GbE.
eth_ex_25g.v	Deseño Verilog HDL de nivel superior, por exemploample file. O deseño dun só canal utiliza Verilog file.
común/	Deseño de hardware exampo apoio files.
hwtest/main.tcl	Principal file para acceder á Consola do sistema.

Xerando o deseño Example

Figura 4. ExampFicha Deseño no Editor de parámetros IP Intel FPGA Ethernet F-tile 25G

Siga estes pasos para xerar o deseño de hardware, por exemploample e banco de probas:

1. Na Intel Quartus Prime Pro Edition, fai clic File ➤ Asistente para novos proxectos para crear un novo proxecto Quartus Prime ou File ➤ Abrir proxecto para abrir un proxecto Quartus Prime existente. O asistente pídelle que especifique un dispositivo.
2. No Catálogo de IP, localice e seleccione 25G Ethernet Intel FPGA IP para Agilex. Aparece a xanela Nova variación IP.
3. Especifique un nome de nivel superior para a súa variación de IP e prema en Aceptar. O editor de parámetros engade o .ip de nivel superior file ao proxecto actual automaticamente. Se se lle solicita que engada manualmente o ficheiro .ip file ao proxecto, faga clic en Proxecto ➤ Engadir/Eliminar Files en Project para engadir o file.
4. No software Intel Quartus Prime Pro Edition, debes seleccionar un dispositivo Intel Agilex específico no campo Dispositivo ou manter o dispositivo predeterminado que propón o software Intel Quartus Prime.
   Nota: O deseño de hardware example sobrescribe a selección co dispositivo no taboleiro de destino. Especifica o taboleiro de destino desde o menú de deseño, por exemploample opcións no Exampla pestana Deseño.
5. Fai clic en Aceptar. Aparece o editor de parámetros.
6. Na pestana IP, especifique os parámetros para a súa variación do núcleo IP.
7. Sobre o Example Pestana Deseño, por exemploampo Deseño Files, seleccione a opción Simulación para xerar o banco de probas e seleccione a opción Síntese para xerar o deseño de hardware.ample. Só Verilog HDL filexéranse s.
   Nota: Un núcleo IP VHDL funcional non está dispoñible. Especifique só Verilog HDL, para o deseño do seu núcleo IP, por exemploample.
8. Para Target Development Kit, seleccione o Agilex I-series Transceiver-SoC Dev Kit
9. Fai clic en Xerar Example botón Deseño. O Select ExampA xanela do directorio de deseño aparece.
10. Se desexa modificar o deseño exampruta ou nome do directorio do ficheiro dos valores predeterminados mostrados (alt_e25_f_0_example_design), busque o novo camiño e escriba o novo deseño, por exemploampnome do directorio de ficheiros (ample_dir>).
11. Fai clic en Aceptar.

1.2.1. Deseño Example Parámetros
Táboa 2. Parámetros no Exampla Pestana Deseño

Parámetro	Descrición
Exampo Deseño	Dispoñible exampdeseños de ficheiros para a configuración dos parámetros IP. Só un canal exampO deseño do ficheiro é compatible con esta IP.
Exampo Deseño Files	O files xerar para as diferentes fases de desenvolvemento. • Simulación: xera o necesario files para simular o exampdeseño. • Síntese: xera a síntese files. Use estes files para compilar o deseño no software Intel Quartus Prime Pro Edition para probar o hardware e realizar análises de temporización estática.
Xerar File Formato	O formato do RTL files para simulación—Verilog.
Seleccione Board	Hardware compatible para a implementación do deseño. Cando seleccione unha placa de desenvolvemento Intel FPGA, use o dispositivo AGIB027R31B1E2VRO como o dispositivo de destino para o deseño ex.ampa xeración. Agilex I-series Transceiver-SoC Dev Kit: Esta opción permítelle probar o deseño por exemploample no kit de desenvolvemento Intel FPGA IP seleccionado. Esta opción selecciona automaticamente o dispositivo de destino de AGIB027R31B1E2VRO. Se a revisión do taboleiro ten un grao de dispositivo diferente, podes cambiar o dispositivo de destino. Ningún: Esta opción exclúe os aspectos de hardware para o deseño, por exemploample.

1.3. Xeración de mosaico Files

A xeración de soporte lóxico é un paso previo á síntese que se usa para xerar elementos relacionados co mosaico fileé necesario para simulación e deseño de hardware. A xeración de tellas é necesaria para todos
Simulacións de deseño baseadas en baldosas F. Debe completar este paso antes da simulación.

1. No símbolo do sistema, navegue ata o cartafol compilation_test_design no seu exampo deseño: cd /compilation_test_design.
2. Execute o seguinte comando: quartus_tlg alt_eth_25g

1.4. Simulando o F-tile 25G Ethernet Intel FPGA IP Design 
Exampo banco de probas
Pode compilar e simular o deseño executando un script de simulación desde o símbolo do sistema.

1. No símbolo do sistema, cambie o directorio de traballo que simula o banco de probas: cdample_dir>/ex_25g/sim.
2. Executa a simulación de configuración de IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Táboa 3. Pasos para simular o banco de probas

Simulador	Instrucións
VCS*	Na liña de comandos, escriba sh run_vcs.sh
QuestaSim*	Na liña de comandos, escriba vsim -do run_vsim.do -logfile vsim.log Se prefire simular sen abrir a GUI de QuestaSim, escriba vsim -c -do run_vsim.do -logfile vsim.log
Cadencia -Xcelium*	Na liña de comandos, escriba sh run_xcelium.sh

Unha simulación exitosa remata coa seguinte mensaxe:
Simulación superada. ou Testbench completo.
Despois de completar con éxito, pode analizar os resultados.
1.5. Compilación e configuración do deseño Example en Hardware
O editor de parámetros do núcleo IP 25G Ethernet Intel FPGA permítelle compilar e configurar o deseño, por exemploample nun kit de desenvolvemento de destino.

Para compilar e configurar un deseño exampno hardware, siga estes pasos:

1. Inicie o software Intel Quartus Prime Pro Edition e seleccione Procesamento ➤ Iniciar compilación para compilar o deseño.
2. Despois de xerar un obxecto SRAM file .sof, siga estes pasos para programar o deseño de hardware example no dispositivo Intel Agilex:
   a. No menú Ferramentas, faga clic en Programador.
   b. No Programador, faga clic en Configuración de hardware.
   c. Seleccione un dispositivo de programación.
   d. Seleccione e engada a placa Intel Agilex á súa sesión de Intel Quartus Prime Pro Edition.
   e. Asegúrese de que o modo está configurado en JTAG.
   f. Seleccione o dispositivo Intel Agilex e prema Engadir dispositivo. Aparece o programador
   un diagrama de bloques das conexións entre os dispositivos da túa placa.
   g. Na fila co seu .sof, marque a caixa do .sof.
   h. Marque a caixa da columna Programa/Configurar.
   i. Fai clic en Inicio.

1.6. Probando o F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Despois de compilar o F-tile 25G Ethernet Intel FPGA IP core design exampe configúrao no seu dispositivo Intel Agilex, pode usar a Consola do sistema para programar o núcleo IP.
Para activar a Consola do sistema e probar o deseño do hardware, por exemploample, siga estes pasos:

1. No software Intel Quartus Prime Pro Edition, seleccione Ferramentas ➤ Sistema
   Ferramentas de depuración ➤ Consola do sistema para iniciar a consola do sistema.
2. No panel da consola de Tcl, escriba cd hwtest para cambiar o directorio a /hardware_test_design/hwtest.
3. Escriba source main.tcl para abrir unha conexión co ficheiro JTAG mestre.

Siga o procedemento de proba na sección Probas de hardware do deseño, example e observe os resultados da proba na Consola do sistema.

F-tile 25G Ethernet Design Example para dispositivos Intel Agilex

O deseño Ethernet F-tile 25G, por exemploample demostra unha solución Ethernet para dispositivos Intel Agilex que utilizan o núcleo IP Intel FPGA Ethernet 25G.
Xerar o deseño example do Example Ficha Deseño do editor de parámetros IP Intel FPGA 25G Ethernet. Tamén podes optar por xerar o deseño con ou sen
a función de corrección de erros directos de Reed-Solomon (RS-FEC).
2.1. Características

• Admite unha única canle Ethernet operando a 25G.
• Xera deseño example con función RS-FEC.
• Ofrece banco de probas e script de simulación.
• Crea unha instancia de referencia F-Tile e reloxos PLL do sistema Intel FPGA IP baseado na configuración IP.

2.2. Requisitos de hardware e software
Intel usa o seguinte hardware e software para probar o deseño, por exemploample nun sistema Linux:

• Software Intel Quartus Prime Pro Edition.
• Simulador de Siemens* EDA QuestaSim, Synopsys* VCS e Cadence Xcelium.
• Kit de desenvolvemento de transceptores-SoC Intel Agilex serie I (AGIB027R31B1E2VRO) para probas de hardware.

2.3. Descrición funcional
O deseño Ethernet F-tile 25G, por exemploampO ficheiro consta de MAC+PCS+PMA variante central. Os seguintes diagramas de bloques mostran os compoñentes de deseño e os sinais de nivel superior da variante principal MAC+PCS+PMA no deseño Ethernet 25G F-tile example.
Figura 5. Diagrama de bloques - Deseño Ethernet 25G F-tile Example (MAC+PCS+PMA Core Variant)

2.3.1. Compoñentes de deseño
Táboa 4. Compoñentes de deseño

Compoñente	Descrición
F-tile 25G Ethernet Intel FPGA IP	Consiste en MAC, PCS e Transceiver PHY, coa seguinte configuración: • Variante núcleo: MAC+PCS+PMA • Activa o control de fluxo: Opcional • Activa a xeración de erros de ligazón: Opcional • Activa o paso do preámbulo: Opcional • Activar a recollida de estatísticas: Opcional • Activa os contadores de estatísticas MAC: Opcional • Frecuencia de reloxo de referencia: 156.25 Para o deseño exampcoa función RS-FEC, configúrase o seguinte parámetro adicional: • Activar RS-FEC: Opcional
Reloxos PLL do sistema e referencia de F-Tile Intel FPGA IP	A configuración do editor de parámetros IP FPGA Intel de referencia e reloxos PLL do sistema F-Tile axústase aos requisitos do IP FPGA Intel FPGA Ethernet F-tile 25G. Se xeras o deseño example usando Xerar Exampo Deseño botón no editor de parámetros IP, a IP crea unha instancia automaticamente. Se creas o teu propio deseño example, debes instanciar manualmente esta IP e conectar todos os portos de E/S. Para obter información sobre esta IP, consulte F-Tile Architecture and PMA and FEC Direct PHY IP User Guide.
Lóxica do cliente	Consta de: • Xerador de tráfico, que xera paquetes de ráfaga ao núcleo IP Intel FPGA 25G Ethernet para a súa transmisión. • Monitor de tráfico, que supervisa os paquetes de ráfaga que veñen do núcleo IP FPGA Intel 25G Ethernet.
Fonte e Sonda	Sinais de orixe e sonda, incluído o sinal de entrada de reinicio do sistema, que podes usar para depurar.

Información relacionada
F-Tile Architecture and PMA and FEC Direct PHY IP User Guide

Simulación

O banco de probas envía tráfico a través do núcleo IP, exercendo o lado de transmisión e recepción do núcleo IP.
2.4.1. Banco de probas
Figura 6. Diagrama de bloques do F-tile 25G Ethernet Intel FPGA IP Design Exampbanco de probas de simulación

Táboa 5. Compoñentes do banco de probas

Compoñente	Descrición
Dispositivo en proba (DUT)	Núcleo IP Intel FPGA 25G Ethernet.
Xerador de paquetes Ethernet e monitor de paquetes	• O xerador de paquetes xera tramas e transmite ao DUT. • Packet Monitor monitoriza os camiños de datos TX e RX e mostra os fotogramas na consola do simulador.
Reloxos PLL do sistema e referencia de F-Tile Intel FPGA IP	Xera reloxos de referencia PLL do transceptor e do sistema.

2.4.2. Deseño de simulación Example Compoñentes
Táboa 6. Deseño Ethernet 25G F-tile Exampo banco de probas File Descricións

File Nome	Descrición
Banco de probas e simulación Files
basic_avl_tb_top.v	Banco de probas de nivel superior file. O banco de probas instancia o DUT, realiza a configuración mapeada de memoria Avalon® nos compoñentes de deseño e na lóxica do cliente, e envía e recibe paquetes desde ou desde o IP FPGA de Intel 25G Ethernet.
Scripts de banco de probas
continuou…

File Nome	Descrición
run_vsim.do	O script ModelSim para executar o banco de probas.
run_vcs.sh	O script Synopsys VCS para executar o banco de probas.
run_xcelium.sh	O script de Cadence Xcelium para executar o banco de probas.

2.4.3. Caso de proba
O caso de proba de simulación realiza as seguintes accións:

1. Instancias F-tile 25G Ethernet Intel FPGA IP e F-Tile Reference and System PLL Clocks Intel FPGA IP.
2. Espera a que o reloxo de RX e o sinal de estado PHY se establezan.
3. Imprime o estado PHY.
4. Envía e recibe 10 datos válidos.
5. Analiza os resultados. O banco de probas exitoso mostra "Testbench complete".

Os seguintes sampA saída do ficheiro ilustra unha proba de simulación exitosa:

Compilación

Siga o procedemento en Compilación e configuración do deseño Example en Hardware para compilar e configurar o deseño example no hardware seleccionado.
Pode estimar a utilización dos recursos e o Fmax usando o deseño de só compilación, por exemploample. Podes compilar o teu deseño usando o comando Iniciar compilación no
Menú de procesamento no software Intel Quartus Prime Pro Edition. Unha compilación exitosa xera o resumo do informe de compilación.
Para obter máis información, consulte Compilación de deseño na Guía de usuario de Intel Quartus Prime Pro Edition.
Información relacionada

• Compilación e configuración do deseño Example en Hardware na páxina 7
• Compilación de deseño en Intel Quartus Prime Pro Edition Guía de usuario

2.6. Probas de hardware
No deseño de hardware example, pode programar o núcleo IP no modo de bucle de retorno en serie interno e xerar tráfico no lado de transmisión que se recorre polo lado de recepción.
Siga o procedemento na ligazón de información relacionada proporcionada para probar o deseño, por exemploample no hardware seleccionado.
Información relacionada
Probando o F-tile 25G Ethernet Intel FPGA IP Hardware Design Example na páxina 8
2.6.1. Procedemento de proba
Siga estes pasos para probar o deseño, por exemploample no hardware:

1. Antes de realizar as probas de hardware para este deseño, por exemploample, debes reiniciar o sistema:
   a. Faga clic en Ferramentas ➤ Ferramenta Editor de fontes e sondas no sistema para a GUI de fonte e sonda predeterminada.
   b. Cambia o sinal de reinicio do sistema (Fonte[3:0]) de 7 a 8 para aplicar os reinicios e devolve o sinal de reinicio do sistema a 7 para liberar o sistema do estado de reinicio.
   c. Supervise os sinais da sonda e asegúrese de que o estado é válido.
2. Na consola do sistema, navegue ata o cartafol hwtest e execute o comando: source main.tcl para seleccionar un JTAG mestre. Por defecto, o primeiro JTAG mestre na JTAG está seleccionada a cadea. Para seleccionar JTAG master para dispositivos Intel Agilex, execute este comando: set_jtag <number of appropriate JTAG mestre>. Example: set_jtag 1.
3. Executa os seguintes comandos na consola do sistema para iniciar a proba de loopback en serie:

Táboa 7. Parámetros do comando

Parámetro	Descrición	Example Uso
estado_chkphy	Mostra as frecuencias do reloxo e o estado do bloqueo PHY.	% chkphy_status 0 # Comproba o estado da ligazón 0
chkmac_stats	Mostra os valores nos contadores de estatísticas MAC.	% chkmac_stats 0 # Comproba o contador de estatísticas de mac da ligazón 0
limpar_todas as_estatis	Borra os contadores de estatísticas básicas de IP.	% clear_all_stats 0 # Borra o contador de estatísticas da ligazón 0
inicio_xen	Inicia o xerador de paquetes.	% start_gen 0 # Comeza a xeración de paquetes na ligazón 0
stop_gen	Detén o xerador de paquetes.	% stop_gen 0 # Deter a xeración de paquetes na ligazón 0
loop_on	Activa o loopback en serie interno.	% loop_on 0 # Activa o loopback interno na ligazón 0
loop_off	Desactiva o loopback en serie interno.	% loop_off 0 # Desactiva o loopback interno na ligazón 0
reg_ler	Devolve o valor do rexistro do núcleo IP en .	% reg_read 0x402 # Ler o rexistro IP CSR no enderezo 402 da ligazón 0
reg_escribir	Escribe ao rexistro do núcleo IP no enderezo .	% reg_write 0x401 0x1 # Escribe 0x1 no rexistro de cero IP CSR no enderezo 401 da ligazón 0

a. Escribe loop_on para activar o modo de bucle en serie interno.
b. Escriba chkphy_status para comprobar o estado do PHY. O estado TXCLK, RXCLK e RX debería ter os mesmos valores que se mostran a continuación para unha ligazón estable:

c. Escribe clear_all_stats para borrar os rexistros estatísticos TX e RX.
d. Escriba start_gen para comezar a xeración de paquetes.
e. Escriba stop_gen para deter a xeración de paquetes.
f. Escriba chkmac_stats para ler os contadores de estatísticas TX e RX. Asegúrese de que:
i. As tramas de paquetes transmitidas coinciden coas tramas de paquetes recibidas.
ii. Non se reciben fotogramas de erro.
g. Escribe loop_off para desactivar o loopback en serie interno.
Figura 7. Sample Saída de proba: contadores estatísticos TX e RX

Historial de revisión de documentos para F-tile 25G Ethernet FPGA IP Design Example Guía de usuario

Versión do documento	Versión Intel Quartus Prime	Versión IP	Cambios
2022.10.14	22.3	1.0.0	Lanzamento inicial.

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos. *Outros nomes e marcas poden ser reclamados como propiedade doutros.
ISO
9001:2015
Rexistrado

Versión en liña
Enviar comentarios
Código: 750200
Versión: 2022.10.14

Documentos/Recursos

Intel F-Tile 25G Ethernet FPGA IP Design Example [pdfGuía do usuario F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Referencias

• Manual de usuario