Intel® FPGA P-Tile Avalon ®
IP de transmisión para PCI Express*
Deseño Example Guía de usuario
Actualizado para Intel®
Quartus® Prime Design Suite: 21.3
Versión IP: 6.0.0
Guía de usuario

Deseño Example Descrición

1.1. Descrición funcional para o deseño de entrada/saída programada (PIO) Example

O deseño PIO example realiza transferencias de memoria desde un procesador host a un dispositivo de destino. Neste example, o procesador anfitrión solicita MemRd e emWr de palabra única
TLPs.
O deseño PIO example crea automaticamente o files necesario para simular e compilar no software Intel Prime. O deseño example abrangue unha ampla gama de parámetros. Non obstante, non abarca todas as posibles parametrizacións do IP duro P-Tile para PCIe.
Este deseño exampLe inclúe os seguintes compoñentes:

• A variante de punto final de IP duro de transmisión (DUT) de P-Tile Avalon xerada cos parámetros que especificaches. Este compoñente dirixe os datos TLP recibidos na aplicación PIO
• O compoñente de aplicación PIO (APPS), que realiza a tradución necesaria entre os TLP PCI Express e as escrituras e lecturas sinxelas de Avalon-MM na memoria do chip.
• Un compoñente de memoria no chip (MEM). Para o deseño 1×16 example, a memoria no chip consta dun bloque de memoria de 16 KB. Para o deseño 2×8 example, a memoria no chip consta de dous bloques de memoria de 16 KB.
• Restablecer a IP de liberación: esta IP mantén o circuíto de control reiniciado ata que o dispositivo entre completamente no modo de usuario. O FPGA afirma a saída INIT_DONE para indicar que o dispositivo está en modo usuario. A IP Restablecer Release xera unha versión invertida do sinal interno INIT_DONE para crear a saída nINIT_DONE que podes usar para o teu deseño. O sinal nINIT_DONE é alto ata que todo o dispositivo entra no modo de usuario. Despois de afirmar nINIT_DONE (baixo), toda a lóxica está en modo usuario e funciona normalmente. Podes usar o sinal nINIT_DONE dunha das seguintes formas:
  • Para cancelar un reinicio externo ou interno.
  • Para conectar a entrada de reinicio ao transceptor e aos PLL de E/S.
  • Para activar a escritura de bloques de deseño como bloques de memoria incorporados, máquina de estados e rexistros de desprazamento.
  • Para dirixir de forma sincronizada os portos de entrada de restablecemento do rexistro no teu deseño.

O banco de probas de simulación instancia o deseño PIO por exemploample e un BFM de porto raíz para interactuar co punto final de destino.
Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos. *Outros nomes e marcas poden ser reclamados como propiedade doutros.
Certificado ISO 9001:2015
Figura 1. Diagrama de bloques para Platform Designer PIO 1×16 Design Exampbanco de probas de simulación

Figura 2. Diagrama de bloques para Platform Designer PIO 2×8 Design Exampbanco de probas de simulación

O programa de proba escribe e le de volta datos desde o mesmo lugar na memoria do chip. Compara os datos lidos co resultado esperado. Os informes de proba indican "A simulación detívose debido á finalización exitosa" se non se producen erros. O P-Tile Avalon
Deseño de streaming example admite as seguintes configuracións:

• Punto final Gen4 x16
• Punto final Gen3 x16
• Punto final Gen4 x8x8
• Punto final Gen3 x8x8

Nota: O banco de probas de simulación para o deseño PIO PCIe x8x8 p.example está configurado para unha única ligazón PCIe x8 aínda que o deseño real implementa dúas ligazóns PCIe x8.
Nota: Este deseño example só admite a configuración predeterminada no Editor de parámetros do P-tile Avalon Streaming IP para PCI Express.
Figura 3. Contido do sistema Platform Designer para P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
O Deseñador de plataforma xera este deseño para ata variantes Gen4 x16.

Figura 4. Contido do sistema Platform Designer para P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
O Deseñador de plataforma xera este deseño para ata variantes Gen4 x8x8.

1.2. Descrición funcional para o deseño de virtualización de E/S de raíz única (SR-IOV) Example
O deseño SR-IOV example realiza transferencias de memoria desde un procesador host a un dispositivo de destino. Admite ata dous PF e 32 VF por PF.
O deseño SR-IOV example crea automaticamente o files necesario para simular e compilar no software Intel Quartus Prime. Podes descargar o deseño compilado en
un kit de desenvolvemento Intel Stratix® 10 DX ou un kit de desenvolvemento Intel Agilex™.
Este deseño exampLe inclúe os seguintes compoñentes:

• A variante IP Endpoint (DUT) de P-Tile Avalon Streaming (Avalon-ST) xerada cos parámetros que especificaches. Este compoñente dirixe os datos TLP recibidos á aplicación SR-IOV.
• O compoñente da aplicación SR-IOV (APPS), que realiza a tradución necesaria entre os TLP PCI Express e as escrituras e lecturas sinxelas de Avalon-ST na memoria do chip. Para o compoñente SR-IOV APPS, un TLP de lectura de memoria xerará un Finalización con datos.
  • Para un deseño SR-IOV exampcon dous PF e 32 VF por PF, hai 66 localizacións de memoria que o deseño example pode acceder. Os dous PF poden acceder a dúas localizacións de memoria, mentres que os 64 VF (2 x 32) poden acceder a 64 localizacións de memoria.
• Unha IP de liberación de restablecemento.
  O banco de probas de simulación instancia o deseño SR-IOV, por exemploample e un BFM de porto raíz para interactuar co punto final de destino.

Figura 5. Diagrama de bloques para o deseño de plataforma SR-IOV 1×16 Exampbanco de probas de simulación

Figura 6. Diagrama de bloques para o deseño de plataforma SR-IOV 2×8 Exampbanco de probas de simulación

O programa de proba escribe e le de volta datos desde o mesmo lugar na memoria do chip en 2 PF e 32 VF por PF. Compara os datos lidos cos esperados
resultado. Os informes de proba indican "A simulación detívose debido á finalización exitosa" se non se producen erros.
O deseño SR-IOV example admite as seguintes configuracións:

• Punto final Gen4 x16
• Punto final Gen3 x16
• Punto final Gen4 x8x8
• Punto final Gen3 x8x8

Figura 7. Contido do sistema Platform Designer para P-Tile Avalon-ST con SR-IOV para PCI Express 1×16 Design Example

Figura 8. Contido do sistema Platform Designer para P-Tile Avalon-ST con SR-IOV para PCI Express 2×8 Design Example

Guía de inicio rápido

Usando o software Intel Quartus Prime, pode xerar un deseño de E/S programada (PIO), por exemploample para o Intel FPGA P-Tile Avalon-ST Hard IP para PCI Express* IP core. O deseño xerado example reflicte os parámetros que especifique. O PIO example transfire datos dun procesador host a un dispositivo de destino. É apropiado para aplicacións de baixo ancho de banda. Este deseño example crea automaticamente o files necesario para simular e compilar no software Intel Quartus Prime. Podes descargar o deseño compilado na túa placa de desenvolvemento FPGA. Para descargar a hardware personalizado, actualice a configuración de Intel Quartus Prime File (.qsf) coas asignacións de pines correctas. Figura 9. Pasos de desenvolvemento para o deseño Example

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos. *Outros nomes e marcas poden ser reclamados como propiedade doutros.
Certificado ISO 9001:2015
2.1. Estrutura do directorio
Figura 10. Estrutura de directorios para o deseño xerado Example

2.2. Xerando o deseño Example
Figura 11. Procedemento

1. No software Intel Quartus Prime Pro Edition, cree un proxecto novo (File ➤ Asistente para novos proxectos).
2. Especifique o directorio, o nome e a entidade de nivel superior.
3. Para Tipo de proxecto, acepte o valor predeterminado, Proxecto baleiro. Fai clic en Seguinte.
4. Para Engadir Files faga clic en Seguinte.
5. Para a configuración de familia, dispositivo e tarxeta en Familia, seleccione Intel Agilex ou Intel Stratix 10.
6. Se seleccionaches Intel Stratix 10 no último paso, selecciona Stratix 10 DX no menú despregable Dispositivo.
7. Seleccione o dispositivo de destino para o seu deseño.
8. Fai clic en Finalizar.
9. No Catálogo de IP localice e engade o Intel P-Tile Avalon-ST Hard IP para PCI Express.
10. No cadro de diálogo Nova variante de IP, especifique un nome para a súa IP. Fai clic en Crear.
11. Nas pestanas Configuración de nivel superior e Configuración de PCIe*, especifique os parámetros para a súa variación de IP. Se está a usar o deseño SR-IOV, example, siga os seguintes pasos para activar SR-IOV:
    a. Na pestana Dispositivo PCIe* na pestana PCIe* PCI Express/Capacidades PCI, marque a caixa Activar varias funcións físicas.
    b. Na pestana Configuración do sistema PCIe* Multifunción e SR-IOV, marque a caixa Activar compatibilidade con SR-IOV e especifique o número de PF e VF. Para configuracións x8, marque as caixas Activar varias funcións físicas e Activar compatibilidade con SR-IOV para as pestanas PCIe0 e PCIe1.
    c. Na pestana PCIe* MSI-X da pestana PCIe* PCI Express/Capacidades PCI, active a función MSI-X segundo sexa necesario.
    d. Na pestana Rexistros de enderezos base PCIe*, habilite BAR0 tanto para PF como para VF.
    e. Non se admiten outras configuracións de parámetros para este deseño, por exemploample.
12. Sobre o Example Deseños, fai as seguintes seleccións:
    a. Para Exampo Deseño Files, active as opcións Simulación e Síntese.
    Se non precisa destes simulación ou síntese files, deixar a(s) opción(s) correspondente(s) desactivada reduce significativamente o exampo tempo de xeración de deseño.
    b. Para o formato HDL xerado, só Verilog está dispoñible na versión actual.
    c. Para Target Development Kit, seleccione o Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit, o Intel Stratix 10 DX P-Tile Production FPGA Development Kit ou o Intel Agilex F-Series P-Tile ES0 FPGA Development Kit.
    13. Seleccione Xerar Example Deseño para crear un deseño exampli que pode simular e descargar no hardware. Se selecciona unha das placas de desenvolvemento P-Tile, o dispositivo desa placa sobrescribe o dispositivo seleccionado anteriormente no proxecto Intel Quartus Prime se os dispositivos son diferentes. Cando a solicitude che solicite que especifiques o directorio para o teu exampdeseño do ficheiro, pode aceptar o directorio predeterminado, ./intel_pcie_ptile_ast_0_example_design ou escolle outro directorio.
    Figura 12. Example Deseños Tab
    
13. Fai clic en Finalizar. Pode gardar o seu .ip file cando se lle solicite, pero non é necesario para poder usar o exampdeseño.
14. Abre o exampo proxecto de deseño.
15. Compila o example proxecto de deseño para xerar o .sof file para o exampo deseño. Isto file é o que descargas nun taboleiro para realizar a verificación de hardware.
16. Pecha o teu exampo proxecto de deseño.
    Teña en conta que non pode cambiar as asignacións de pins PCIe no proxecto Intel Quartus Prime. Non obstante, para facilitar o enrutamento de PCB, podes aproveitartage das funcións de inversión de carril e inversión de polaridade admitidas por este IP.

2.3. Simulando o deseño Example
A configuración da simulación implica o uso dun modelo funcional de bus de porto raíz (BFM) para exercer o P-tile Avalon Streaming IP para PCIe (DUT) como se mostra no seguinte
figura.
Figura 13. Deseño PIO Exampbanco de probas de simulación

Para obter máis detalles sobre o banco de probas e os módulos nel, consulte o banco de probas na páxina 15.
O seguinte diagrama de fluxo mostra os pasos para simular o deseño exampLe:
Figura 14. Procedemento

1.  Cambie ao directorio de simulación do banco de probas, /pcie_ed_tb/pcie_ed_tb/sim/ /simulador.
2. Executa o script de simulación para o simulador que elixas. Consulte a táboa seguinte.
3. Analiza os resultados.

Nota: P-Tile non admite simulacións de TUBO paralelo.
Táboa 1. Pasos para executar a simulación

Simulador	Directorio de traballo	Instrucións
ModelSim* SE, Siemens* EDA QuestaSim* - Intel FPGA Edition	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. Invoque vsim (escribindo vsim, que abre unha xanela da consola onde pode executar os seguintes comandos). 2. facer msim_setup.tcl Nota: Alternativamente, en lugar de facer os pasos 1 e 2, pode escribir: vsim -c -do msim_setup.tcl. 3. ld_debug 4. correr -todos 5. Unha simulación exitosa remata coa seguinte mensaxe: "Detiuse a simulación debido a que se realizou correctamente!"
VCS*	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. Escriba sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS="" USER_DEFINED_ELAB_OPTIONS="-xlrm\ uniq_prior_final" USER_DEFINED_SIM_OPTIONS=""
continuou…

Simulador	Directorio de traballo	Instrucións
		Nota: o comando anterior é un comando dunha soa liña. 2. Unha simulación exitosa remata coa seguinte mensaxe: "Detiuse a simulación debido a que se realizou correctamente!" Nota: Para executar unha simulación en modo interactivo, siga os seguintes pasos: (se xa xerou un executable simv en modo non interactivo, elimine simv e simv.diadir) 1. Abre o vcs_setup.sh file e engade unha opción de depuración ao comando VCS: vcs -debug_access+r 2. Compila o deseño example: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS="- xlrm\ uniq_prior_final" SKIP_SIM=1 3. Inicia a simulación en modo interactivo: simv -gui &

Este banco de probas simula ata unha variante Gen4 x16.
A simulación informa: "A simulación detívose debido á finalización exitosa" se non se producen erros.
2.3.1. Banco de probas
O banco de probas usa un módulo de controlador de proba, altpcietb_bfm_rp_gen4_x16.sv, para iniciar as transaccións de configuración e memoria. No inicio, o módulo do controlador de proba mostra información dos rexistros do espazo de configuración do porto raíz e do punto final, para que poida relacionarse cos parámetros especificados mediante o Editor de parámetros.
O exampO deseño do ficheiro e o banco de probas xéranse de forma dinámica en función da configuración que elixas para a IP de P-Tile para PCIe. O banco de probas usa os parámetros que especifique no Editor de parámetros en Intel Quartus Prime. Este banco de probas simula ata unha conexión PCI Express ×16 usando a interface serie PCI Express. O deseño do banco de probas permite simular máis dunha ligazón PCI Express á vez. A seguinte figura presenta un alto nivel view do deseño PIO example.
Figura 15. Deseño PIO Exampbanco de probas de simulación

O nivel superior do banco de probas crea os seguintes módulos principais:

• altpcietb_bfm_rp_gen4x16.sv —Este é o BFM PCIe do porto raíz.
  //Ruta do directorio
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
• pcie_ed_dut.ip: Este é o deseño do punto final cos parámetros que especifique.
  //Ruta do directorio
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: este módulo é un obxectivo e iniciador de transaccións para o deseño PIO, por exemploample.
  //Ruta do directorio
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: este módulo é un obxectivo e iniciador de transaccións para o deseño SR-IOV example.
  //Ruta do directorio
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

Figura 16. Deseño SR-IOV Exampbanco de probas de simulación

Ademais, o banco de probas ten rutinas que realizan as seguintes tarefas:

• Xera o reloxo de referencia para o punto final na frecuencia requirida.
• Ofrece un reinicio de PCI Express ao iniciar.

Para obter máis detalles sobre o Root Port BFM, consulte o capítulo TestBench da Guía de usuario de IP de transmisión Intel FPGA P-Tile Avalon para PCI Express.
Información relacionada
Intel FPGA P-Tile Avalon transmisión IP para PCI Express Guía de usuario
2.3.1.1. Módulo de controlador de proba
O módulo do controlador de proba, intel_pcie_ptile_tbed_hwtcl.v, crea unha instancia do BFM de nivel superior, altpcietb_bfm_top_rp.v.
O BFM de nivel superior realiza as seguintes tarefas:

1. Instancia o controlador e o monitor.
2. Instancia o porto raíz BFM.
3. Instancia a interface serie.

O módulo de configuración, altpcietb_g3bfm_configure.v, realiza as seguintes tarefas:

1. Configura e asigna as BAR.
2. Configura o porto raíz e o punto final.
3. Mostra a configuración completa de espazo de configuración, BAR, MSI, MSI-X e AER.

2.3.1.2. Deseño PIO Exampo banco de probas

A figura seguinte mostra o deseño PIO, por exemploampxerarquía de deseño de simulación. As probas para o deseño PIO exampdefínense co parámetro apps_type_hwtcl definido como
3. As probas que se executan baixo este valor de parámetro defínense en ebfm_cfg_rp_ep_rootport, find_mem_bar e downstream_loop.
Figura 17. Deseño PIO ExampXerarquía de deseño de simulación

O banco de probas comeza coa formación de ligazóns e despois accede ao espazo de configuración da IP para a enumeración. Unha tarefa chamada downstream_loop (definida no porto raíz
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) despois realiza a proba de ligazón PCIe. Esta proba consta dos seguintes pasos:

1. Emita un comando de escritura de memoria para escribir unha única palabra de datos na memoria do chip detrás do punto final.
2. Emita un comando de lectura da memoria para ler os datos da memoria integrada no chip.
3. Compara os datos de lectura cos datos de escritura. Se coinciden, a proba conta isto como un Aprobado.
4. Repita os pasos 1, 2 e 3 durante 10 iteracións.

A primeira escritura de memoria ten lugar ao redor de 219 nós. Vai seguido dunha memoria lida na interface Avalon-ST RX do IP duro P-tile para PCIe. O TLP de finalización aparece pouco despois da solicitude de lectura da memoria na interface Avalon-ST TX.
2.3.1.3. Deseño SR-IOV Exampo banco de probas
A seguinte figura mostra o deseño SR-IOV, por exemploampxerarquía de deseño de simulación. As probas para o deseño SR-IOV example son realizadas pola tarefa chamada sriov_test,
que se define en altpcietb_bfm_cfbp.sv.
Figura 18. Deseño SR-IOV ExampXerarquía de deseño de simulación

O banco de probas SR-IOV admite ata dúas funcións físicas (PF) e 32 funcións virtuais (VF) por PF.
O banco de probas comeza coa formación de ligazóns e despois accede ao espazo de configuración da IP para a enumeración. Despois diso, realiza os seguintes pasos:

1. Envíe unha solicitude de escritura de memoria a un PF seguida dunha solicitude de lectura de memoria para ler os mesmos datos para comparalos. Se os datos lidos coinciden cos datos de escritura, é así
   un pase. Esta proba realízaa a tarefa chamada my_test (definida en altpcietb_bfm_cfbp.v). Esta proba repítese dúas veces para cada PF.
2. Envía unha solicitude de escritura de memoria a un VF seguida dunha solicitude de lectura de memoria para ler os mesmos datos para comparalos. Se os datos lidos coinciden cos datos de escritura, é así
   un pase. Esta proba realízaa a tarefa chamada cfbp_target_test (definida en altpcietb_bfm_cfbp.v). Esta proba repítese para cada VF.

A primeira escritura de memoria ten lugar ao redor de 263 us. Vai seguido dunha memoria lida na interface Avalon-ST RX de PF0 da IP Hard P-tile para PCIe. O TLP de finalización aparece pouco despois da solicitude de lectura da memoria na interface Avalon-ST TX.
2.4. Compilación do deseño Example

1. Navega ata /intel_pcie_ptile_ast_0_example_design/ e abra pcie_ed.qpf.
2. Se selecciona calquera dos dous kits de desenvolvemento seguintes, a configuración relacionada co VID inclúese no .qsf file do deseño xerado example e non está obrigado a engadilos manualmente. Teña en conta que estas configuracións son específicas do taboleiro.
   • Kit de desenvolvemento FPGA Intel Stratix 10 DX P-Tile ES1
   • Kit de desenvolvemento FPGA Intel Stratix 10 DX P-Tile Production
   • Kit de desenvolvemento FPGA Intel Agilex F-Series P-Tile ES0
3. No menú Procesamento, seleccione Iniciar compilación.

2.5. Instalación do controlador do núcleo de Linux

Antes de poder probar o deseño exampno hardware, debes instalar o núcleo de Linux
Chofer. Podes usar este controlador para realizar as seguintes probas:
• Unha proba de enlace PCIe que realiza 100 lecturas e escrituras
• Espazo de memoria DWORD
le e escribe
• Espazo de configuración DWORD le e escribe
(1)
Ademais, pode usar o controlador para cambiar o valor dos seguintes parámetros:
• A BAR que se está a utilizar
• O dispositivo seleccionado (especificando os números de bus, dispositivo e función (BDF) para
o dispositivo)
Complete os seguintes pasos para instalar o controlador do núcleo:

1. Navegue ata ./software/kernel/linux baixo o example directorio de xeración de deseño.
2. Cambia os permisos de instalación, carga e descarga files:
   $ chmod 777 instalar carga descargar
3. Instale o controlador:
   $ sudo ./install
4. Verifique a instalación do controlador:
   $ lsmod | grep intel_fpga_pcie_drv
   Resultado esperado:
   intel_fpga_pcie_drv 17792 0
5. Verifique que Linux recoñece o deseño PCIe, por exemploampLe:
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   Nota: Se cambiou o ID de provedor, substitúe o novo ID de provedor por Intel
   ID do provedor neste comando.
   Resultado esperado:
   Controlador do núcleo en uso: intel_fpga_pcie_drv

2.6. Execución do deseño Example
Aquí están as operacións de proba que pode realizar no deseño P-Tile Avalon-ST PCIe, por exemploamples:

1. Ao longo desta guía de usuario, os termos word, DWORD e QWORD teñen o mesmo significado que teñen na especificación base PCI Express. Unha palabra ten 16 bits, un DWORD é de 32 bits e un QWORD é de 64 bits.

Táboa 2. Operacións de proba admitidas polo deseño P-Tile Avalon-ST PCIe Examples

Operacións	BAR obrigatorio	Soportado por P-Tile Avalon-ST PCIe Design Example
0: Proba de ligazón: 100 escrituras e lecturas	0	Si
1: Escribir espazo de memoria	0	Si
2: Ler espazo de memoria	0	Si
3: Escribir espazo de configuración	N/A	Si
4: Ler espazo de configuración	N/A	Si
5: Cambiar BARRA	N/A	Si
6: Cambiar o dispositivo	N/A	Si
7: Activar SR-IOV	N/A	Si (*)
8: Fai unha proba de ligazón para cada función virtual activada que pertence ao dispositivo actual	N/A	Si (*)
9: Realizar DMA	N/A	Non
10: Saír do programa	N/A	Si

Nota: (*) Estas operacións de proba están dispoñibles só cando o deseño SR-IOV, por exemploample está seleccionado.
2.6.1. Execución do PIO Design Example

1. Navega ata ./software/user/example baixo o deseño exampdirectorio le.
2. Compila o deseño exampa aplicación:
   $ facer
3. Executa a proba:
   $ sudo ./intel_fpga_pcie_link_test
   Pode executar a proba de enlace Intel FPGA IP PCIe en modo manual ou automático. Escolle entre:
   • No modo automático, a aplicación selecciona automaticamente o dispositivo. A proba selecciona o dispositivo Intel PCIe co BDF máis baixo facendo coincidir o ID do provedor.
   A proba tamén selecciona a BAR máis baixa dispoñible.
   • No modo manual, a proba pregúntalle o número de bus, dispositivo e función e BAR.
   Para o Intel Stratix 10 DX ou o Intel Agilex Development Kit, pode determinar o
   BDF escribindo o seguinte comando:
   $ lspci -d 1172:
   4. Aquí están os sampTranscricións de le para os modos automático e manual:
   Modo automático:

Modo manual:

Información relacionada
PCIe Link Inspector acabadoview
Use o PCIe Link Inspector para supervisar a ligazón nas capas física, de enlace de datos e de transacción.
2.6.2. Execución do deseño SR-IOV Example

Aquí están os pasos para probar o deseño SR-IOV, por exemploample sobre hardware:

1. Executa a proba de ligazón Intel FPGA IP PCIe executando o sudo ./
   comando intel_fpga_pcie_link_test e, a continuación, seleccione a opción 1:
   Seleccione manualmente un dispositivo.
2. Introduza o BDF da función física para a que se asignan as funcións virtuais.
3. Introduza BAR "0" para continuar co menú de proba.
4. Introduza a opción 7 para activar SR-IOV para o dispositivo actual.
5. Introduza o número de funcións virtuais que se queren habilitar para o dispositivo actual.
   
6. Introduza a opción 8 para realizar unha proba de ligazón para cada función virtual habilitada asignada para a función física. A aplicación de proba de ligazóns fará 100 escrituras de memoria cunha única palabra de datos cada unha e despois lerá os datos para comprobar. A aplicación imprimirá o número de funcións virtuais que non superaron a proba de ligazón ao final da proba.
   7. Nun terminal novo, execute o lspci –d 1172: | grep -c Comando "Altera" para verificar a enumeración de PF e VF. O resultado esperado é a suma do número de funcións físicas e do número de funcións virtuais.

P-tile Avalon Streaming IP para PCI Express Design

Example Arquivos de guía de usuario

Versión Intel Quartus Prime	Guía de usuario
21.2	P-tile Avalon Streaming IP para PCI Express Design Example Guía de usuario
20.3	P-tile Avalon Streaming IP para PCI Express Design Example Guía de usuario
20.2	P-tile Avalon Streaming IP para PCI Express Design Example Guía de usuario
20.1	P-tile Avalon Streaming IP para PCI Express Design Example Guía de usuario
19.4	P-tile Avalon Streaming IP para PCI Express Design Example Guía de usuario
19.1.1	P-tile Avalon Streaming IP para PCI Express Design Example Guía de usuario

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos. *Outros nomes e marcas poden ser reclamados como propiedade doutros.
ISO
9001:2015
Rexistrado

Historial de revisión de documentos para Intel P-Tile Avalon

Streaming Hard IP para PCIe Design Example Guía de usuario

Versión do documento	Versión Intel Quartus Prime	Versión IP	Cambios
2021.10.04	21.3	6.0.0	Cambiouse as configuracións admitidas para o deseño SR-IOV, por exemploample de Gen3 x16 EP e Gen4 x16 EP a Gen3 x8 EP e Gen4 x8 EP na descrición funcional para o deseño de virtualización de E/S de raíz única (SR-IOV) Example sección. Engadiuse o soporte para o kit de desenvolvemento de FPGA de produción de tiles Intel Stratix 10 DX P a Generating the Design Example sección.
2021.07.01	21.2	5.0.0	Elimináronse as formas de onda de simulación para o deseño PIO e SR-IOV, por exemploampficheiros da sección Simulando o deseño Example. Actualizouse o comando para mostrar o BDF na sección Execución do PIO Design Example.
2020.10.05	20.3	3.1.0	Eliminouse a sección de Rexistros desde o deseño de Avalon Streaming, por exemploampos non teñen rexistro de control.
2020.07.10	20.2	3.0.0	Engadíronse formas de onda de simulación, descricións de casos de proba e descricións de resultados de proba para o deseño, por exemploamples. Engadíronse instrucións de simulación para o simulador ModelSim ao Simulating the Design Example sección.
2020.05.07	20.1	2.0.0	Actualizouse o título do documento a IP de transmisión Intel FPGA P-Tile Avalon para PCI Express Design Example Guía de usuario para cumprir as novas directrices legais de nomenclatura. Actualizouse o comando de simulación do modo interactivo VCS.
2019.12.16	19.4	1.1.0	Engadido deseño SR-IOV exampa descrición.
2019.11.13	19.3	1.0.0	Engadido Gen4 x8 Endpoint e Gen3 x8 Endpoint á lista de configuracións compatibles.
2019.05.03	19.1.1	1.0.0	Lanzamento inicial.

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos. *Outros nomes e marcas poden ser reclamados como propiedade doutros.
ISO
9001:2015
Rexistrado

Versión en liña
Enviar comentarios
Código: 683038
UG-20234
Versión: 2021.10.04

Documentos/Recursos

Intel FPGA P-Tile Avalon Streaming IP para PCI Express Design Example [pdfGuía do usuario FPGA P-Tile, Avalon Streaming IP para PCI Express Design Example, FPGA P-Tile Avalon Streaming IP para PCI Express Design Example, FPGA P-Tile Avalon Streaming IP

Referencias

• Manual de usuario