F-Tile DisplayPort FPGA IP Design Example
Käyttöopas

F-Tile DisplayPort FPGA IP Design Example

Päivitetty Intel® Quartus® Prime Design Suiteen: 22.2 IP-versio: 21.0.1

DisplayPort Intel FPGA IP Design Example Pika-aloitusopas

DisplayPort Intel® F-tile -laitteissa on simuloiva testipenkki ja laitteistorakenne, joka tukee kokoamista ja laitteiston testausta FPGA IP -suunnittelu esim.amples Intel Agilexille™
DisplayPort Intel FPGA IP tarjoaa seuraavan mallin esimamples:

• DisplayPort SST rinnakkaissilmukka ilman Pixel Clock Recovery (PCR) -moduulia
• DisplayPort SST rinnakkaissilmukka AXIS-videoliitännällä

Kun luot suunnittelun esimample, parametrieditori luo automaattisesti files on tarpeen suunnittelun simuloimiseksi, kokoamiseksi ja testaamiseksi laitteistossa.
Kuva 1. Kehitys StagesAiheeseen liittyvät tiedot

• DisplayPort Intel FPGA IP -käyttöopas
• Siirtyminen Intel Quartus Prime Pro Editioniin

Intel Corporation. Kaikki oikeudet pidätetään. Intel, Intel-logo ja muut Intel-merkit ovat Intel Corporationin tai sen tytäryhtiöiden tavaramerkkejä. Intel takaa FPGA- ja puolijohdetuotteidensa suorituskyvyn nykyisten vaatimusten mukaisesti Intelin vakiotakuun mukaisesti, mutta pidättää oikeuden tehdä muutoksia tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Intel ei ota minkään tässä kuvatun tiedon, tuotteen tai palvelun soveltamisesta tai käytöstä johtuvaa vastuuta tai vastuuta, ellei Intel ole nimenomaisesti kirjallisesti suostunut siihen. Intelin asiakkaita kehotetaan hankkimaan uusin versio laitteen teknisistä tiedoista ennen kuin he luottavat julkaistuihin tietoihin ja ennen kuin he tilaavat tuotteita tai palveluita.
*Muut nimet ja tuotemerkit voidaan väittää muiden omaisuudeksi.
ISO 9001: 2015 rekisteröity
1.1. Hakemistorakenne
Kuva 2. Hakemistorakenne

Taulukko 1. Suunnittelu esimample Komponentit

Kansiot	Files
rtl/core	dp_core.ip
	dp_rx. ip
	dp_tx. ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX -rakennuspalikka)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX -rakennuspalikka)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Laitteisto- ja ohjelmistovaatimukset
Intel käyttää seuraavia laitteistoja ja ohjelmistoja suunnittelun testaamiseen, esimampseuraavat:
Laitteisto

• Intel Agilex I-Series Development Kit
• DisplayPort-lähde GPU
• DisplayPort-allas (näyttö)
• Bitec DisplayPort FMC -tytärkortti Versio 8C
• DisplayPort -kaapelit

Ohjelmisto

• Intel Quartus® Prime
• Synopsys* VCS-simulaattori

1.3. Suunnittelun luominen
Käytä DisplayPort Intel FPGA IP -parametrieditoria Intel Quartus Prime -ohjelmistossa suunnittelun luomiseen esimample.
Kuva 3. Suunnitteluvirran luominen

1.  Valitse Työkalut ➤ IP Catalog ja valitse kohdelaiteperheeksi Intel Agilex F-tile.
   Huomautus: Suunnittelu mmample tukee vain Intel Agilex F-tile -laitteita.
2. Etsi IP-luettelosta DisplayPort Intel FPGA IP ja kaksoisnapsauta sitä. Uusi IP-muunnelma -ikkuna tulee näkyviin.
3. Määritä mukautetun IP-muunnelman ylätason nimi. Parametrieditori tallentaa IP-muunnelman asetukset kohtaan a file nimetty .ip.
4. Valitse Laite-kentästä Intel Agilex F-tile -laite tai säilytä Intel Quartus Prime -ohjelmiston oletuslaitevalinta.
5. Napsauta OK. Parametrieditori tulee näkyviin.
6. Määritä halutut parametrit sekä lähetykselle että vastaanottolle.
7. Suunnittelun alla Examp-välilehdessä, valitse DisplayPort SST Parallel Loopback Without PCR.
8. Valitse Simulaatio luodaksesi testipenkki ja valitse Synteesi luodaksesi laitteistosuunnittelun esimample. Sinun on valittava vähintään yksi näistä vaihtoehdoista luodaksesi mallin esimample files. Jos valitset molemmat, generointiaika pitenee.
9. Valitse Target Development Kit -kohtaan Intel Agilex I-Series SOC Development Kit. Tämän seurauksena vaiheessa 4 valittu kohdelaite vaihtuu vastaamaan kehityssarjan laitetta. Intel Agilex I-Series SOC Development Kitin oletuslaite on AGIB027R31B1E2VR0.
10. Napsauta Luo example Design.

1.4. Suunnittelun simulointi
DisplayPort Intel FPGA IP -suunnittelu esimample testbench simuloi sarjasilmukan suunnittelua TX-ilmentymästä RX-ilmentymään. Sisäinen videokuvion generaattorimoduuli ohjaa DisplayPort TX -ilmentymää ja RX-ilmentymän videolähtö kytkeytyy testipenkin CRC-tarkistuksiin.
Kuva 4. Suunnittelusimulaatiovirta

1. Siirry Synopsys-simulaattorikansioon ja valitse VCS.
2. Suorita simulaatioskripti.
   Lähde vcs_sim.sh
3. Skripti suorittaa Quartus TLG:n, kokoaa ja suorittaa simulaattorin testipenkin.
4. Analysoi tulos.
   Onnistunut simulaatio päättyy Source ja Sink SRC vertailuun.

1.5. Suunnitelman kokoaminen ja testaus
Kuva 5. Suunnittelun laatiminen ja simulointiEsittelytestin laatiminen ja suorittaminen laitteistolle, esimampsuunnittelussa, toimi seuraavasti:

1. Varmista laitteiston esimample designin sukupolvi on valmis.
2. Käynnistä Intel Quartus Prime Pro Edition -ohjelmisto ja avaa / quartus/agi_dp_demo.qpf.
3. Napsauta Käsittely ➤ Aloita kääntäminen.
4. Onnistuneen kääntämisen jälkeen Intel Quartus Prime Pro Edition -ohjelmisto luo .sof file määrittämässäsi hakemistossa.
5. Liitä Bitecin tytärkortin DisplayPort RX -liitin ulkoiseen DisplayPort-lähteeseen, kuten tietokoneen näytönohjainkorttiin.
6. Liitä Bitecin tytärkortin DisplayPort TX -liitin DisplayPort-nielulaitteeseen, kuten videoanalysaattoriin tai PC-näyttöön.
7.  Varmista, että kaikki kehityskortin kytkimet ovat oletusasennossa.
8. Määritä valittu Intel Agilex F-Tile -laite kehityslevylle käyttämällä luotua .sof-tiedostoa file (Työkalut ➤ Ohjelmoija ).
9. DisplayPort-nielulaite näyttää videolähteestä luodun videon.

Aiheeseen liittyvät tiedot
Intel Agilex I-Series FPGA Development Kit -käyttöopas/
1.5.1. Regeneroiva ELF File
Oletuksena ELF file syntyy, kun luot dynaamisen suunnittelun esimample.
Joissakin tapauksissa ELF on kuitenkin luotava uudelleen file jos muutat ohjelmistoa file tai luo dp_core.qsys uudelleen file. Luodaan uudelleen tiedosto dp_core.qsys file päivittää .sopcinfo file, joka edellyttää ELF:n regeneroimista file.

1. Mene /software ja muokkaa koodia tarvittaessa.
2. Mene /script ja suorita seuraava rakennuskomentosarja: lähde build_sw.sh
   • Windowsissa etsi ja avaa Nios II Command Shell. Siirry Nios II Command Shellissä kohtaan /script ja suorita lähdekoodi build_sw.sh.
   Huomautus: Rakennuskomentosarjan suorittamiseksi Windows 10:ssä järjestelmäsi vaatii Windows Subsystems for Linux (WSL). Lisätietoja WSL-asennusvaiheista on Nios II Software Developer Handbook -oppaassa.
   • Linuxissa käynnistä Platform Designer ja avaa Työkalut ➤ Nios II Command Shell. Siirry Nios II Command Shellissä kohtaan /script ja suorita lähdekoodi build_sw.sh.
3. Varmista, että .tonttu file syntyy sisään /software/ dp_demo.
4. Lataa luotu .elf file FPGA:ksi kääntämättä .sof-tiedostoa uudelleen file suorittamalla seuraava komentosarja: nios2-download /software/dp_demo/*.elf
5. Paina FPGA-levyn nollauspainiketta, jotta uusi ohjelmisto tulee voimaan.

1.6. DisplayPort Intel FPGA IP Design Example Parametrit
Taulukko 2. DisplayPort Intel FPGA IP Design Example QSF-rajoitus Intel Agilex Ftile Devicelle

QSF-rajoitus	Kuvaus
set_global_assignment -nimi VERILOG_MACRO "__DISPLAYPORT_support__=1"	Quartus 22.2:sta eteenpäin tämä QSF-rajoitus tarvitaan DisplayPortin mukautetun SRC-virran (Soft Reset Controller) käyttöön ottamiseksi.

Taulukko 3. DisplayPort Intel FPGA IP Design Example Parametrit Intel Agilex F-tile Device

Parametri	Arvo	Kuvaus
Saatavilla Design Example
Valitse Suunnittelu	•Ei mitään •DisplayPort SST Parallel Loopback ilman PCR:ää •DisplayPort SST Parallel Loopback AXIS-videoliitännällä	Valitse malli esimample luodaan. •Ei mitään: Ei suunnittelua esimample on käytettävissä nykyiseen parametrivalintaan. •DisplayPort SST Parallel Loopback ilman PCR:tä: Tämä malli esimample osoittaa rinnakkaissilmukan DisplayPort-nielusta DisplayPort-lähteeseen ilman Pixel Clock Recovery (PCR) -moduulia, kun otat käyttöön Enable Video Input Image Port -parametrin. •DisplayPort SST Parallel Loopback AXIS-videoliitännällä: Tämä malli esimample osoittaa rinnakkaissilmukan DisplayPort-nielusta DisplayPort-lähteeseen AXIS-videoliitännällä, kun Enable Active Video Data Protocols -asetuksena on AXIS-VVP Full.
Suunnittelu esimample Files
Simulointi	Käytössä, pois päältä	Ota tämä vaihtoehto käyttöön luodaksesi tarvittavat files simulaatiotestipenkille.
Synteesi	Käytössä, pois päältä	Ota tämä vaihtoehto käyttöön luodaksesi tarvittavat files Intel Quartus Prime -kokoelmaan ja laitteistosuunnitteluun.
Luotu HDL-muoto
Luo File Muoto	Verilog, VHDL	Valitse haluamasi HDL-muoto luodulle mallille, esimample filesarja. Huomautus: Tämä vaihtoehto määrittää vain luodun ylätason IP-osoitteen muodon files. Kaikki muu files (esimample testipenkit ja huipputaso files laitteiston esittelyyn) ovat Verilog HDL -muodossa.
Target Development Kit
Valitse Hallitus	• Ei kehityspakettia •Intel Agilex I-Series Kehityspaketti	Valitse taulu kohdistettua suunnittelua varten, esimample.

Parametri	Arvo	Kuvaus
		•Ei kehityspakettia: Tämä vaihtoehto sulkee pois kaikki suunnittelun laitteistonäkökohdat, esimample. P-ydin asettaa kaikki nastamääritykset virtuaalisiin nastoihin. •Intel Agilex I-Series FPGA Development Kit: Tämä vaihtoehto valitsee automaattisesti projektin kohdelaitteen vastaamaan tämän kehityssarjan laitetta. Voit vaihtaa kohdelaitetta Change Target Device -parametrilla, jos levyversiossasi on eri laiteversio. IP-ydin määrittää kaikki pin-määritykset kehityssarjan mukaan. Huomautus: Esisuunnittelu Example ei ole toiminnallisesti vahvistettu laitteistolla tässä Quartus-julkaisussa. • Custom Development Kit: Tämä vaihtoehto mahdollistaa suunnittelun esimamptestataan kolmannen osapuolen kehityssarjalla Intel FPGA:lla. Sinun on ehkä määritettävä nastat itse.
Kohdelaite
Vaihda kohdelaite	Käytössä, pois päältä	Ota tämä vaihtoehto käyttöön ja valitse kehityssarjalle haluamasi laiteversio.

Parallel Loopback Design Examples

DisplayPort Intel FPGA IP -suunnittelu esimamples esittelee rinnakkaissilmukan DisplayPort RX -esiintymästä DisplayPort TX -ilmentymään ilman Pixel Clock Recovery (PCR) -moduulia.
Taulukko 4. DisplayPort Intel FPGA IP Design Example Intel Agilex F-tile Devicelle

Suunnittelu esimample	Nimitys	Datanopeus	Kanavatila	Loopback-tyyppi
DisplayPort SST rinnakkaissilmukka ilman PCR:ää	DisplayPort SST	RBR, HRB, HRB2, HBR3	Yksinkertainen	Rinnakkais ilman PCR:ää
DisplayPort SST rinnakkaissilmukka AXIS-videoliitännällä	DisplayPort SST	RBR, HRB, HRB2, HBR3	Yksinkertainen	Rinnakkain AXIS-videoliitännän kanssa

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Ominaisuudet
SST rinnakkainen loopback malli esimamples osoittaa yhden videovirran siirtämisen DisplayPort-nielusta DisplayPort-lähteeseen.
Intel Corporation. Kaikki oikeudet pidätetään. Intel, Intel-logo ja muut Intel-merkit ovat Intel Corporationin tai sen tytäryhtiöiden tavaramerkkejä. Intel takaa FPGA- ja puolijohdetuotteidensa suorituskyvyn nykyisten vaatimusten mukaisesti Intelin vakiotakuun mukaisesti, mutta pidättää oikeuden tehdä muutoksia tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Intel ei ota minkään tässä kuvatun tiedon, tuotteen tai palvelun soveltamisesta tai käytöstä johtuvaa vastuuta tai vastuuta, paitsi jos Intel on nimenomaisesti kirjallisesti hyväksynyt. Intelin asiakkaita kehotetaan hankkimaan uusin versio laitteen teknisistä tiedoista ennen kuin he luottavat julkaistuihin tietoihin ja ennen kuin he tilaavat tuotteita tai palveluita. *Muut nimet ja tuotemerkit voidaan väittää muiden omaisuudeksi.
ISO 9001: 2015 rekisteröity
Kuva 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback ilman PCR:ää

• Tässä versiossa DisplayPort-lähteen parametri TX_SUPPORT_IM_ENABLE on päällä ja videokuvaliitäntää käytetään.
• DisplayPort-allas vastaanottaa videon ja/tai äänen suoratoistoa ulkoisesta videolähteestä, kuten GPU:sta, ja purkaa sen rinnakkaisvideoliitäntään.
• DisplayPort-nieluvideolähtö ohjaa suoraan DisplayPort-lähdevideoliitäntää ja koodaa DisplayPort-päälinkin ennen lähettämistä näyttöön.
• IOPLL ohjaa sekä DisplayPort-nielua että lähdevideokelloa kiinteällä taajuudella.
• Jos DisplayPort-nielun ja lähteen MAX_LINK_RATE-parametri on määritetty arvoon HBR3 ja PIXELS_PER_CLOCK on määritetty Quad-tilaan, videokello toimii 300 MHz:n taajuudella tukeakseen 8Kp30-pikselin nopeutta (1188/4 = 297 MHz).

Kuva 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback ja AXIS Video Käyttöliittymä

• Valitse tässä versiossa DisplayPort-lähde- ja nieluparametri AXIS-VVP FULL kohdassa ENABLE ACTIVE VIDEO DATA PROTOCOLS ottaaksesi Axis Video Data Interface käyttöön.
• DisplayPort-allas vastaanottaa videon ja/tai äänen suoratoistoa ulkoisesta videolähteestä, kuten GPU:sta, ja purkaa sen rinnakkaisvideoliitäntään.
• DisplayPort Sink muuntaa videodatavirran akselivideodataksi ja ohjaa DisplayPort-lähdeakselin videodataliitäntää VVP-videokehyspuskurin kautta. DisplayPort-lähde muuntaa akselin videotiedot DisplayPort-päälinkiksi ennen lähettämistä näyttöön.
• Tässä suunnitteluversiossa on kolme päävideokelloa, nimittäin rx/tx_axi4s_clk, rx_vid_clk ja tx_vid_clk. axi4s_clk toimii 300 MHz:llä molemmissa AXIS-moduuleissa Source- ja Sink-tilassa. rx_vid_clk käyttää DP Sink Video -liukuhihnaa 300 MHz taajuudella (tukeakseen mitä tahansa resoluutiota 8Kp30 4PIP:iin asti), kun taas tx_vid_clk käyttää DP Source Video -liukuhihnaa todellisella pikselikellotaajuudella (jaettuna PIP:illä).
• Tämä malliversio määrittää automaattisesti tx_vid_clk-taajuuden I2C-ohjelmoinnin kautta sisäiseen SI5391B OSC:hen, kun suunnittelu havaitsee kytkimen resoluutiossa.
• Tämä malliversio esittelee vain kiinteän määrän DisplayPort-ohjelmistossa ennalta määritettyjä resoluutioita, nimittäin:
  - 720p60, RGB
  - 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. Kellokaavio
Kellokaavio havainnollistaa kelloalueita DisplayPort Intel FPGA IP -suunnittelussa esimample.
Kuva 8. Intel Agilex F-tile DisplayPort-lähetin-vastaanottimen kellokaavioTaulukko 5. Kellokaavion signaalit

Kello kaaviossa	Kuvaus
SysPLL refclk	F-tile System PLL -referenssikello, joka voi olla mikä tahansa kellotaajuus, joka on jaettavissa järjestelmän PLL:llä kyseiselle lähtötaajuudelle. Tässä mallissa mmample, system_pll_clk_link ja rx/tx refclk_link jakavat saman 150 MHz:n SysPLL refclk:n.

Kello kaaviossa	Kuvaus
	Sen on oltava vapaasti toimiva kello, joka on kytketty lähetin-vastaanottimen referenssikellon nastasta Reference and System PLL Clocks IP:n tulokelloporttiin, ennen kuin vastaava lähtöportti kytketään DisplayPort Phy Topiin. Huomautus: Tätä mallia varten esimample, määritä kelloohjaimen GUI Si5391A OUT6 taajuudelle 150 MHz.
järjestelmä pll clk linkki	Vähimmäisjärjestelmän PLL-lähtötaajuus, joka tukee kaikkea DisplayPort-nopeutta, on 320 MHz. Tämä malli example käyttää 900 MHz (korkeinta) lähtötaajuutta, jotta SysPLL refclk voidaan jakaa rx/tx refclk_linkin kanssa, joka on 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR ja Tx PLL Link refclk, joka kiinnitettiin 150 MHz:iin tukemaan kaikkea DisplayPort-tiedonsiirtonopeutta.
rx_ls_clkout / tx_ls_clkout	DisplayPort-linkin nopeus Kellosta kelloon DisplayPortin IP-ydin. Taajuus, joka vastaa tiedonsiirtonopeutta jaettuna rinnakkaisella dataleveydellä. Exampseuraavat: Taajuus = tiedonsiirtonopeus / tiedonleveys = 8.1 G (HBR3) / 40 bittiä = 202.5 ​​MHz

2.3. Simulaatiotestipenkki
Simulaatiotestipenkki simuloi DisplayPort TX -sarjasilmukaa RX:hen.
Kuva 9. DisplayPort Intel FPGA IP Simplex Mode Simplex Mode Simulation Testbench -lohkokaavioTaulukko 6. Testipenkin osat

Komponentti	Kuvaus
Video Pattern Generator	Tämä generaattori tuottaa väripalkkikuvioita, jotka voit määrittää. Voit parametroida videomuodon ajoituksen.
Testbench Control	Tämä lohko ohjaa simulaation testisekvenssiä ja generoi tarvittavat ärsykesignaalit TX-ytimeen. Testipenkin ohjauslohko lukee myös CRC-arvon sekä lähteestä että nielusta vertailujen tekemiseksi.
RX Link Speed ​​Clock Frequency Checker	Tämä tarkistus tarkistaa, vastaako RX-lähetin-vastaanottimen palauttama kellotaajuus haluttua datanopeutta.
TX Link Speed ​​Clock Frequency Checker	Tämä tarkistus tarkistaa, vastaako TX-lähetin-vastaanottimen palauttama kellotaajuus haluttua datanopeutta.

Simulaatiotestipenkki tekee seuraavat tarkistukset:
Taulukko 7. Testipenkkitarkastukset

Testikriteerit	Vahvistus
• Linkitä koulutus datanopeudella HBR3 • Lue DPCD-rekisterit tarkistaaksesi, asettaako ja mittaako DP-tila sekä TX- että RX Link Speed ​​-taajuutta.	Integroitu taajuustarkistus mittaamaan linkin nopeutta kellon taajuuslähtö TX- ja RX-lähetinvastaanottimesta.
• Suorita videokuvio TX:stä RX:ään. • Tarkista sekä lähteen että nielun CRC varmistaaksesi, vastaavatko ne	• Yhdistää videokuvion generaattorin DisplayPort-lähteeseen videokuvion luomiseksi. • Testipenkkiohjaus lukee seuraavaksi sekä lähde- että nielu-CRC:n DPTX- ja DPRX-rekistereistä ja vertailee varmistaakseen, että molemmat CRC-arvot ovat identtisiä. Huomautus: Jotta CRC lasketaan, sinun on otettava käyttöön Support CTS -testiautomaatioparametri.

Asiakirjan versiohistoria F-Tile DisplayPort Intel FPGA IP Design Example Käyttöopas

Asiakirjan versio	Intel Quartus Prime -versio	IP-versio	Muutokset
2022.09.02	22.	20.0.1	•Vaihtunut asiakirjan nimi DisplayPort Intel Agilex F-Tile FPGA IP Design Example Käyttöopas F-Tile DisplayPort Intel FPGA IP Design Example Käyttöopas. •Käytössä AXIS Video Design Example variantti. • Static Rate -malli poistettiin ja tilalle Multi Rate Design Example. •Poistettu huomautus DisplayPort Intel FPGA IP Design Example Pika-aloitusopas, jossa sanotaan, että Intel Quartus Prime 21.4 -ohjelmistoversio tukee vain Preliminary Design Examples. •Hakemistorakennekuva on korvattu oikealla kuvalla. •Lisätty osio Regenerating ELF File kohdassa Suunnittelun laatiminen ja testaus. •Päivitetty Laitteisto- ja ohjelmistovaatimukset-osio sisältämään lisälaitteita vaatimukset.
2021.12.13	21.	20.0.0	Alkuperäinen julkaisu.

Intel Corporation. Kaikki oikeudet pidätetään. Intel, Intel-logo ja muut Intel-merkit ovat Intel Corporationin tai sen tytäryhtiöiden tavaramerkkejä. Intel takaa FPGA- ja puolijohdetuotteidensa suorituskyvyn nykyisten vaatimusten mukaisesti Intelin vakiotakuun mukaisesti, mutta pidättää oikeuden tehdä muutoksia tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Intel ei ota minkään tässä kuvatun tiedon, tuotteen tai palvelun soveltamisesta tai käytöstä johtuvaa vastuuta tai vastuuta, ellei Intel ole nimenomaisesti kirjallisesti suostunut siihen. Intelin asiakkaita kehotetaan hankkimaan uusin versio laitteen teknisistä tiedoista ennen kuin he luottavat julkaistuihin tietoihin ja ennen kuin he tilaavat tuotteita tai palveluita.
*Muut nimet ja tuotemerkit voidaan väittää muiden omaisuudeksi.
ISO 9001: 2015 rekisteröity

Online-versio
Lähetä palautetta
UG-20347
ID: 709308
Versio: 2022.09.02

Asiakirjat / Resurssit

intel F-Tile DisplayPort FPGA IP Design Example [pdfKäyttöopas F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Viitteet

• Käyttöopas