FPGA IP
Dylunio Cynampgyda Canllaw Defnyddiwr
F-Tile 25G Ethernet Intel®
Wedi'i ddiweddaru ar gyfer Intel® Quartus®
Suite Dylunio Prime: 22.3
Fersiwn IP: 1.0.0

Canllaw Cychwyn Cyflym

Mae'r teils-F 25G Ethernet Intel FPGA IP ar gyfer dyfeisiau Intel Agilex™ yn darparu'r gallu i gynhyrchu dyluniad cynamples ar gyfer cyfluniadau dethol.
Ffigur 1. Dyluniad Example Defnydd

Strwythur Cyfeiriadur

Ffigur 2. 25G Ethernet Intel FPGA IP Design Exampgyda Strwythur Cyfeiriadur

• Yr efelychiad files (testbench ar gyfer efelychu yn unig) wedi'u lleoli ynample_dir>/example_testbench.
• Mae'r dyluniad casglu yn unig example wedi ei leoli ynample_dir>/ compilation_test_design.
• Cyfluniad a phrawf caledwedd files (y dyluniad example mewn caledwedd) wedi'u lleoli ynample_dir>/hardware_test_design.

Tabl 1. Cyfeiriadur a File Disgrifiadau

File Enwau	Disgrifiad
eth_ex_25g.qpf	Prosiect Intel Quartus® Prime file.
eth_ex_25g.qsf	Gosodiadau prosiect Intel Quartus Prime file.
eth_ex_25g.sdc	Crynodeb Cyfyngiadau Dylunio file. Gallwch gopïo ac addasu hwn file ar gyfer eich dyluniad craidd IP 25GbE Intel FPGA eich hun.
eth_ex_25g.v	Lefel uchaf Verilog HDL dylunio cynample file. Mae dyluniad sianel sengl yn defnyddio Verilog file.
cyffredin/	Dylunio caledwedd cynampgyda chefnogaeth files.
hwtest/prif.tcl	Prif file ar gyfer cyrchu System Console.

Cynhyrchu'r Dyluniad Example

Ffigur 4. Example Design Tab yn y Golygydd Paramedr IP 25G Ethernet Intel FPGA IP

Dilynwch y camau hyn i gynhyrchu'r dyluniad caledwedd example a testbench:

1. Yn y Intel Quartus Prime Pro Edition, cliciwch File ➤ Dewin Prosiect Newydd i greu prosiect Quartus Prime newydd, neu File ➤ Prosiect Agored i agor prosiect Quartus Prime presennol. Mae'r dewin yn eich annog i nodi dyfais.
2. Yn y Catalog IP, lleolwch a dewiswch 25G Ethernet Intel FPGA IP ar gyfer Agilex. Mae'r ffenestr Amrywiad IP Newydd yn ymddangos.
3. Nodwch enw lefel uchaf ar gyfer eich amrywiad IP a chliciwch Iawn. Mae'r golygydd paramedr yn ychwanegu'r lefel uchaf .ip file i'r prosiect presennol yn awtomatig. Os gofynnir i chi ychwanegu'r .ip file i'r prosiect, cliciwch Prosiect ➤ Ychwanegu/ Dileu Files yn Prosiect i ychwanegu'r file.
4. Yn y meddalwedd Intel Quartus Prime Pro Edition, rhaid i chi ddewis dyfais Intel Agilex benodol yn y maes Dyfais, neu gadw'r ddyfais rhagosodedig y mae meddalwedd Intel Quartus Prime yn ei chynnig.
   Nodyn: Mae'r dyluniad caledwedd example yn trosysgrifo'r dewis gyda'r ddyfais ar y bwrdd targed. Rydych chi'n nodi'r bwrdd targed o'r ddewislen dylunio example opsiynau yn yr Example Dylunio tab.
5. Cliciwch OK. Mae'r golygydd paramedr yn ymddangos.
6. Ar y tab IP, nodwch y paramedrau ar gyfer eich amrywiad craidd IP.
7. Ar yr Example Dylunio tab, ar gyfer Example Dylunio Files, dewiswch yr opsiwn Efelychu i gynhyrchu'r fainc brawf, a dewiswch yr opsiwn Synthesis i gynhyrchu'r dyluniad caledwedd example. Dim ond Verilog HDL files yn cael eu cynhyrchu.
   Nodyn: Nid oes craidd IP VHDL swyddogaethol ar gael. Nodwch Verilog HDL yn unig, ar gyfer eich dyluniad craidd IP cynample.
8. Ar gyfer Pecyn Datblygu Targed, dewiswch y Pecyn Datblygu Transceiver-SoC Agilex I-gyfres
9. Cliciwch ar Generate Example Dylunio botwm. Mae'r Select Example Design Directory ffenestr yn ymddangos.
10. Os ydych yn dymuno addasu'r dyluniad example llwybr cyfeiriadur neu enw o'r rhagosodiadau a ddangosir (alt_e25_f_0_example_design), porwch i'r llwybr newydd a theipiwch y dyluniad newydd exampenw cyfeiriadur (ample_dir>).
11. Cliciwch OK.

1.2.1. Dyluniad Example Paramedrau
Tabl 2 . Paramedrau yn yr Exampgyda Tab Dylunio

Paramedr	Disgrifiad
Example Dylunio	Ar gael cynample dyluniadau ar gyfer y gosodiadau paramedr IP. Dim ond un sianel exampcefnogir le design ar gyfer yr IP hwn.
Example Dylunio Files	Mae'r files i gynhyrchu ar gyfer y cyfnod datblygu gwahanol. • Efelychu - yn cynhyrchu'r angenrheidiol files ar gyfer efelychu y cynampdylunio. • Synthesis - yn cynhyrchu'r synthesis files. Defnyddiwch y rhain files i lunio'r dyluniad yn y meddalwedd Intel Quartus Prime Pro Edition ar gyfer profi caledwedd a pherfformio dadansoddiad amseru statig.
Cynhyrchu File Fformat	Fformat y RTL files ar gyfer efelychiad - Verilog.
Bwrdd Dethol	Caledwedd â chymorth ar gyfer gweithredu dyluniad. Pan fyddwch chi'n dewis bwrdd datblygu Intel FPGA, defnyddiwch ddyfais AGIB027R31B1E2VRO fel y Dyfais Darged ar gyfer dylunio example cenhedlaeth. Agilex I-cyfres Transceiver-SoC Dev Kit: Mae'r opsiwn hwn yn caniatáu ichi brofi'r dyluniad cynample ar y pecyn datblygu IP Intel FPGA dethol. Mae'r opsiwn hwn yn dewis Dyfais Darged AGIB027R31B1E2VRO yn awtomatig. Os oes gan eich adolygiad bwrdd radd dyfais wahanol, gallwch newid y ddyfais darged. Dim: Nid yw'r opsiwn hwn yn cynnwys yr agweddau caledwedd ar gyfer y dyluniad example.

1.3. Cynhyrchu Teil Files

Mae'r Genhedlaeth Cefnogi-Rhesymeg yn gam cyn-synthesis a ddefnyddir i gynhyrchu sy'n gysylltiedig â theils files sy'n ofynnol ar gyfer dylunio efelychu a chaledwedd. Mae angen y genhedlaeth teils i bawb
Efelychiadau dylunio ar sail teils-F. Rhaid i chi gwblhau'r cam hwn cyn yr efelychiad.

1. Yn yr anogwr gorchymyn, llywiwch i'r ffolder compilation_test_design yn eich cynampdylunio le: cd /compilation_test_design.
2. Rhedeg y gorchymyn canlynol: quartus_tlg alt_eth_25g

1.4. Efelychu'r Teil F-25G Ethernet Intel FPGA IP Design 
Example Testbench
Gallwch chi lunio ac efelychu'r dyluniad trwy redeg sgript efelychu o'r anogwr gorchymyn.

1. Yn y gorchymyn anogwr, newidiwch y cyfeiriadur gweithio efelychu testbench: cdample_dir>/ex_25g/sim.
2. Rhedeg yr efelychiad gosod IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabl 3. Camau i Efelychu'r Fainc Prawf

Efelychydd	Cyfarwyddiadau
VCS*	Yn y llinell orchymyn, teipiwch sh run_vcs.sh
QuestaSim*	Yn y llinell orchymyn, teipiwch vsim -do run_vsim.do -logfile vsim.log Os yw'n well gennych efelychu heb fagu'r QuestaSim GUI, teipiwch vsim -c -do run_vsim.do -logfile vsim.log
Diweddeb - Xcelium*	Yn y llinell orchymyn, teipiwch sh run_xcelium.sh

Mae efelychiad llwyddiannus yn gorffen gyda'r neges ganlynol:
Pasiwyd yr Efelychu. neu Testbench wedi'i gwblhau.
Ar ôl cwblhau'n llwyddiannus, gallwch ddadansoddi'r canlyniadau.
1.5. Llunio a Ffurfweddu'r Dyluniad Example mewn Caledwedd
Mae golygydd paramedr craidd IP 25G Ethernet Intel FPGA yn caniatáu ichi lunio a ffurfweddu'r dyluniad example ar becyn datblygu targed.

I lunio a ffurfweddu cynllun exampAr galedwedd, dilynwch y camau hyn:

1. Lansiwch feddalwedd Intel Quartus Prime Pro Edition a dewiswch Processing ➤ Start Compilation i lunio'r dyluniad.
2. Ar ôl i chi gynhyrchu gwrthrych SRAM file .sof, dilynwch y camau hyn i raglennu'r dyluniad caledwedd exampar y ddyfais Intel Agilex:
   a. Ar y ddewislen Offer, cliciwch Rhaglennydd.
   b. Yn y Rhaglennydd, cliciwch Gosod Caledwedd.
   c. Dewiswch ddyfais rhaglennu.
   d. Dewiswch ac ychwanegwch fwrdd Intel Agilex i'ch sesiwn Intel Quartus Prime Pro Edition.
   e. Sicrhewch fod y Modd wedi'i osod i JTAG.
   dd. Dewiswch y ddyfais Intel Agilex a chliciwch Ychwanegu Dyfais. Mae'r Rhaglennydd yn arddangos
   diagram bloc o'r cysylltiadau rhwng y dyfeisiau ar eich bwrdd.
   g. Yn y rhes gyda'ch .sof, gwiriwch y blwch ar gyfer y .sof.
   h. Ticiwch y blwch yn y golofn Rhaglen/Ffurfweddu.
   ff. Cliciwch Cychwyn.

1.6. Profi'r teils-F 25G Ethernet Intel FPGA IP Hardware Design Example
Ar ôl i chi lunio'r dylunio craidd F-deilsen 25G Ethernet Intel FPGA IP example a'i ffurfweddu ar eich dyfais Intel Agilex, gallwch ddefnyddio'r Consol System i raglennu'r craidd IP.
I droi'r Consol System ymlaen a phrofi'r dyluniad caledwedd example, dilynwch y camau hyn:

1. Yn y meddalwedd Intel Quartus Prime Pro Edition, dewiswch Tools ➤ System
   Offer Dadfygio ➤ Consol System i lansio'r consol system.
2. Yn y cwarel Tcl Console, teipiwch cd hwtest i newid cyfeiriadur i / hardware_test_design/hwtest.
3. Teipiwch ffynhonnell main.tcl i agor cysylltiad â'r JTAG meistr.

Dilynwch y weithdrefn brawf yn adran Profi Caledwedd y dyluniad example ac arsylwi ar y canlyniadau prawf yn y Consol System.

Teilsen-F 25G Ethernet Design Example ar gyfer Dyfeisiau Intel Agilex

Dyluniad Ethernet 25G teils-F cynampMae le yn dangos datrysiad Ethernet ar gyfer dyfeisiau Intel Agilex gan ddefnyddio craidd 25G Ethernet Intel FPGA IP.
Cynhyrchu'r dyluniad example oddi wrth y Example Dylunio tab o olygydd paramedr IP 25G Ethernet Intel FPGA. Gallwch hefyd ddewis cynhyrchu'r dyluniad gyda neu hebddo
y nodwedd Cywiro Gwall Ymlaen Reed-Solomon (RS-FEC).
2.1. Nodweddion

• Yn cefnogi sianel Ethernet sengl sy'n gweithredu ar 25G.
• Yn cynhyrchu dyluniad example gyda nodwedd RS-FEC.
• Yn darparu mainc brawf a sgript efelychu.
• Yn cychwyn Cyfeirnod Teil-F a System PLL Clociau Intel FPGA IP yn seiliedig ar gyfluniad IP.

2.2. Gofynion Caledwedd a Meddalwedd
Mae Intel yn defnyddio'r caledwedd a'r meddalwedd canlynol i brofi'r dyluniad exampmewn system Linux:

• Meddalwedd Intel Quartus Prime Pro Edition.
• Siemens * EDA QuestaSim, Synopsys * VCS, ac efelychydd Cadence Xcelium.
• Pecyn Datblygu Transceiver-SoC Intel Agilex I-gyfres (AGIB027R31B1E2VRO) ar gyfer profi caledwedd.

2.3. Disgrifiad Swyddogaethol
Dyluniad Ethernet 25G teils-F cynampMae le yn cynnwys amrywiad craidd MAC+PCS+PMA. Mae'r diagramau bloc canlynol yn dangos y cydrannau dylunio a signalau lefel uchaf yr amrywiad craidd MAC + PCS + PMA yn nyluniad Ethernet 25G teils-F cynample.
Ffigur 5. Diagram Bloc - Dyluniad Ethernet teils-F 25G Example (Amrywiad Craidd MAC + PCS + PMA)

2.3.1. Cydrannau Dylunio
Tabl 4 . Cydrannau Dylunio

Cydran	Disgrifiad
Teils F 25G Ethernet Intel FPGA IP	Yn cynnwys MAC, PCS, a Transceiver PHY, gyda'r ffurfweddiad canlynol: • Amrywiad Craidd: MAC+PCS+PMA • Galluogi rheoli llif: Dewisol • Galluogi creu namau cyswllt: Dewisol • Galluogi llwybr ymlaen rhaglith: Dewisol • Galluogi casglu ystadegau: Dewisol • Galluogi cownteri ystadegau MAC: Dewisol • Amledd cloc cyfeirio: 156.25 Ar gyfer y dyluniad exampGyda'r nodwedd RS-FEC, mae'r paramedr ychwanegol canlynol wedi'i ffurfweddu: • Galluogi RS-FEC: Dewisol
Cyfeirnod Teils F a System Clociau PLL Intel FPGA IP	Mae'r Cyfeirnod Teils F a System Clociau PLL gosodiadau golygydd paramedr Intel FPGA IP yn cyd-fynd â gofynion F-tile 25G Ethernet Intel FPGA IP. Os ydych chi'n cynhyrchu'r dyluniad exampwrth ddefnyddio Cynhyrchu Example Dylunio botwm yn y golygydd paramedr IP, yr IP instantiates awtomatig. Os ydych chi'n creu eich dyluniad eich hun, cynample, mae'n rhaid i chi roi'r IP hwn ar unwaith a chysylltu'r holl borthladdoedd I/O. I gael gwybodaeth am yr IP hwn, cyfeiriwch at Pensaernïaeth F-Tile a Chanllaw Defnyddwyr IP PMA a FEC Direct PHY.
Rhesymeg cleient	Yn cynnwys: • Generadur traffig, sy'n cynhyrchu pecynnau byrstio i graidd IP Intel FPGA IP 25G Ethernet i'w drosglwyddo. • Monitor traffig, sy'n monitro pecynnau byrstio sy'n dod o graidd IP Intel FPGA IP 25G Ethernet.
Ffynhonnell a Holi	Arwyddion ffynhonnell a stiliwr, gan gynnwys signal mewnbwn ailosod system, y gallwch ei ddefnyddio ar gyfer dadfygio.

Gwybodaeth Gysylltiedig
Pensaernïaeth F-Tile a Chanllaw Defnyddwyr IP PMA a FEC Direct PHY

Efelychiad

Mae'r fainc brawf yn anfon traffig trwy'r craidd IP, gan ymarfer yr ochr drosglwyddo ac ochr derbyn y craidd IP.
2.4.1. Testbench
Ffigur 6. Diagram Bloc o'r Teils F 25G Ethernet Intel FPGA IP Design Example Testbench Efelychiad

Tabl 5. Cydrannau Testbench

Cydran	Disgrifiad
Dyfais dan brawf (DUT)	Mae craidd 25G Ethernet Intel FPGA IP.
Generadur Pecyn Ethernet a Monitor Pecyn	• Mae generadur pecyn yn cynhyrchu fframiau ac yn trosglwyddo i'r DUT. • Mae Packet Monitor yn monitro llwybrau data TX a RX ac yn arddangos y fframiau yn y consol efelychydd.
Cyfeirnod Teils F a System Clociau PLL Intel FPGA IP	Yn cynhyrchu clociau cyfeirio PLL transceiver a system.

2.4.2. Dyluniad Efelychu Cynample Cydrannau
Tabl 6. Teil-F 25G Ethernet Design Example Testbench File Disgrifiadau

File Enw	Disgrifiad
Testbench ac Efelychiad Files
sylfaenol_avl_tb_top.v	Mainc brawf lefel uchaf file. Mae'r fainc brawf yn cychwyn y DUT, yn perfformio ffurfweddiad cof-map Avalon® ar gydrannau dylunio a rhesymeg cleient, ac yn anfon ac yn derbyn pecyn i neu o'r 25G Ethernet Intel FPGA IP IP.
Sgriptiau Testbench
parhad…

File Enw	Disgrifiad
rhedeg_vsim.do	Y sgript ModelSim i redeg y fainc brawf.
rhedeg_vcs.sh	Sgript Synopsys VCS i redeg y fainc brawf.
rhedeg_xcelium.sh	Sgript Cadence Xcelium i redeg y fainc brawf.

2.4.3. Achos Prawf
Mae'r achos prawf efelychu yn cyflawni'r camau gweithredu canlynol:

1. Cychwyn Teils-F 25G Ethernet Intel FPGA IP a F-Tile Cyfeirnod a System PLL Clociau Intel FPGA IP.
2. Yn aros i gloc RX a signal statws PHY setlo.
3. Yn argraffu statws PHY.
4. Anfon a derbyn 10 data dilys.
5. Yn dadansoddi'r canlyniadau. Mae'r fainc brawf lwyddiannus yn dangos “Testbench complete.”.

Mae'r sampMae allbwn le yn dangos rhediad prawf efelychu llwyddiannus:

Crynhoad

Dilynwch y weithdrefn yn Llunio a Ffurfweddu'r Dyluniad Example yn Caledwedd i lunio a ffurfweddu'r cynllun example yn y caledwedd a ddewiswyd.
Gallwch amcangyfrif y defnydd o adnoddau a Fmax gan ddefnyddio'r cynllun casglu yn unig example. Gallwch chi lunio'ch dyluniad gan ddefnyddio'r gorchymyn Start Compilation ar y
Dewislen prosesu yn y meddalwedd Intel Quartus Prime Pro Edition. Mae casgliad llwyddiannus yn cynhyrchu crynodeb o'r adroddiad crynhoi.
Am ragor o wybodaeth, cyfeiriwch at Llunio Lluniadu yng Nghanllaw Defnyddiwr Intel Quartus Prime Pro Edition.
Gwybodaeth Gysylltiedig

• Llunio a Ffurfweddu'r Dyluniad Exampmewn Caledwedd ar dudalen 7
• Casgliad Dyluniad Yn Arweiniad Defnyddiwr Intel Quartus Prime Pro Edition

2.6. Profi Caledwedd
Yn y dyluniad caledwedd exampLe, gallwch chi raglennu'r craidd IP yn y modd dolennu cyfresol mewnol a chynhyrchu traffig ar yr ochr drosglwyddo sy'n dolennu'n ôl drwy'r ochr dderbyn.
Dilynwch y weithdrefn yn y ddolen gwybodaeth berthnasol a ddarparwyd i brofi'r dyluniad example yn y caledwedd a ddewiswyd.
Gwybodaeth Gysylltiedig
Profi'r teils-F 25G Ethernet Intel FPGA IP Hardware Design Example ar dudalen 8
2.6.1. Gweithdrefn Prawf
Dilynwch y camau hyn i brofi'r dyluniad exampmewn caledwedd:

1. Cyn i chi redeg y profion caledwedd ar gyfer y dyluniad hwn, cynample, rhaid i chi ailosod y system:
   a. Cliciwch Offer ➤ Offeryn Golygydd Ffynonellau In-System & Probes ar gyfer y GUI Ffynhonnell a Chwiliwr rhagosodedig.
   b. Toglo'r signal ailosod system (Ffynhonnell[3:0]) o 7 i 8 i gymhwyso'r ailosodiadau a dychwelyd y signal ailosod system yn ôl i 7 i ryddhau'r system o'r cyflwr ailosod.
   c. Monitro'r signalau Probe a sicrhau bod y statws yn ddilys.
2. Yn y consol system, llywiwch i'r ffolder hwtest a rhedeg y gorchymyn: source main.tcl i ddewis JTAG meistr. Yn ddiofyn, mae'r J cyntafTAG meistr ar y JTAG cadwyn yn cael ei ddewis. I ddewis y JTAG meistr ar gyfer dyfeisiau Intel Agilex, rhedeg y gorchymyn hwn: set_jtag <number of appropriate JTAG meistr >. Example: set_jtag 1.
3. Rhedeg y gorchmynion canlynol yn y consol system i gychwyn y prawf dolen cyfresol:

Tabl 7. Paramedrau Gorchymyn

Paramedr	Disgrifiad	Example Defnydd
chkphy_statws	Yn arddangos amlder y cloc a statws clo PHY.	% chkphy_status 0 # Gwirio statws y ddolen 0
chkmac_stats	Yn dangos y gwerthoedd yn y cownteri ystadegau MAC.	% chkmac_stats 0 # Yn gwirio cownter ystadegau mac y ddolen 0
clir_holl_stats	Yn clirio'r cownteri ystadegau craidd IP.	% clear_all_stats 0 # Clears statistics counter of link 0
cychwyn_gen	Yn cychwyn y generadur pecyn.	% start_gen 0 # Dechrau cynhyrchu pecyn ar ddolen 0
stop_gen	Yn atal y generadur pecyn.	%stop_gen 0 # Stopio cynhyrchu pecynnau ar ddolen 0
dolen_on	Yn troi dolen cyfresol fewnol ymlaen.	% loop_on 0 # Trowch ddolen fewnol ymlaen ar ddolen 0
dolen_off	Yn diffodd dolen cyfresol fewnol.	% loop_off 0 # Trowch i ffwrdd dolen fewnol ar ddolen 0
reg_darllen	Yn dychwelyd gwerth y gofrestr graidd IP yn .	% reg_read 0x402 # Darllen cofrestr CSR IP yng nghyfeiriad 402 o ddolen 0
reg_ysgrifennu	Yn ysgrifennu i'r gofrestr graidd IP yn y cyfeiriad .	% reg_write 0x401 0x1 # Ysgrifennwch 0x1 i gofrestr crafu CSR IP yng nghyfeiriad 401 o ddolen 0

a. Teipiwch loop_on i droi'r modd loopback cyfresol mewnol ymlaen.
b. Teipiwch chkphy_status i wirio statws y PHY. Dylai fod gan y statws TXCLK, RXCLK, a RX yr un gwerthoedd a ddangosir isod ar gyfer cyswllt sefydlog:

c. Teipiwch clear_all_stats i glirio cofrestrau ystadegau TX a RX.
d. Teipiwch start_gen i ddechrau cynhyrchu pecynnau.
e. Teipiwch stop_gen i atal cynhyrchu pecynnau.
dd. Teipiwch chkmac_stats i ddarllen y cyfrifwyr ystadegau TX a RX. Gwnewch yn siŵr bod:
ff. Mae'r fframiau pecynnau a drosglwyddir yn cyfateb i'r fframiau pecynnau a dderbyniwyd.
ii. Ni dderbynnir fframiau gwall.
g. Teipiwch loop_off i ddiffodd y ddolen cyfresol fewnol.
Ffigur 7. Sampgyda Allbwn Prawf - Cownteri Ystadegau TX a RX

Hanes Adolygu Dogfennau ar gyfer Dylunio Teils-F Ethernet 25G FPGA IP Exampgyda Canllaw Defnyddiwr

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Fersiwn IP	Newidiadau
2022.10.14	22.3	1.0.0	Rhyddhad cychwynnol.

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ISO
9001:2015
Wedi cofrestru

Fersiwn Ar-lein
Anfon Adborth
ID: 750200
Fersiwn: 2022.10.14

Dogfennau / Adnoddau

Intel F-Tile 25G Ethernet FPGA IP Design Example [pdfCanllaw Defnyddiwr F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, Dylunio IP Example, 750200

Cyfeiriadau

• Llawlyfr Defnyddiwr