FPGA IP
Дизайн Прample Ръководство за потребителя
F-Tile 25G Ethernet Intel®
Актуализиран за Intel® Quartus®
Prime Design Suite: 22.3
IP версия: 1.0.0
Ръководство за бърз старт
F-tile 25G Ethernet Intel FPGA IP за устройства Intel Agilex™ осигурява възможността за генериране на дизайн наampфайлове за избрани конфигурации.
Фигура 1. Дизайн Прample Използване
Структура на директорията
Фигура 2. 25G Ethernet Intel FPGA IP дизайн Прampструктура на директория
- Симулацията files (тестова стенд само за симулация) се намират вample_dir>/прample_testbench.
- Дизайнът само за компилация напрample се намира вample_dir>/ compilation_test_design.
- Хардуерната конфигурация и тест files (дизайнът прample в хардуера) се намират вample_dir>/hardware_test_design.
Таблица 1. Справочник и File Описания
| File имена | Описание |
| eth_ex_25g.qpf | Проект Intel Quartus® Prime file. |
| eth_ex_25g.qsf | Настройки на проекта Intel Quartus Prime file. |
| eth_ex_25g.sdc | Ограничения на дизайна на Synopsys file. Можете да копирате и променяте това file за вашия собствен дизайн на 25GbE Intel FPGA IP ядро. |
| eth_ex_25g.v | Verilog HDL дизайн от най-високо ниво напрample file. Едноканален дизайн използва Verilog file. |
| общ/ | Хардуерен дизайн напрample support files. |
| hwtest/main.tcl | Основен file за достъп до системната конзола. |
Генериране на дизайна Прample
Фигура 4. Exampраздел „Дизайн“ във F-tile 25G Ethernet Intel FPGA IP Parameter Editor
Следвайте тези стъпки, за да генерирате хардуерен дизайн напрample и тестова стенда:
- В Intel Quartus Prime Pro Edition щракнете File ➤ Съветник за нов проект за създаване на нов проект Quartus Prime, или File ➤ Open Project, за да отворите съществуващ проект Quartus Prime. Съветникът ви подканва да посочите устройство.
- В IP каталога намерете и изберете 25G Ethernet Intel FPGA IP за Agilex. Появява се прозорецът New IP Variation.
- Посочете име от най-високо ниво за вашия IP вариант и щракнете върху OK. Редакторът на параметри добавя .ip от най-високо ниво file към текущия проект автоматично. Ако бъдете подканени да добавите ръчно .ip file към проекта щракнете върху Проект ➤ Добавяне/Премахване Files в Project, за да добавите file.
- В софтуера Intel Quartus Prime Pro Edition трябва да изберете конкретно устройство Intel Agilex в полето Device или да запазите устройството по подразбиране, предложено от софтуера Intel Quartus Prime.
Забележка: Хардуерният дизайн напрample презаписва избора с устройството на целевата платка. Вие определяте целевата дъска от менюто на дизайна, напрample опции в Exampраздел Дизайн. - Натиснете OK. Появява се редакторът на параметрите.
- В раздела IP посочете параметрите за вашия вариант на ядрото на IP.
- На ексampраздел Дизайн, напрample Дизайн Files, изберете опцията Симулация, за да генерирате тестовия стенд, и изберете опцията Синтез, за да генерирате хардуерния дизайн напр.ampле. Само Verilog HDL files се генерират.
Забележка: Функционално VHDL IP ядро не е налично. Посочете само Verilog HDL, за вашия дизайн на IP ядро, напрampле. - За Target Development Kit изберете Agilex I-series Transceiver-SoC Dev Kit
- Щракнете върху Generate Example Бутон за дизайн. Изборът Example Design Directory се появява прозорец.
- Ако желаете да промените дизайна напрampпът на файлова директория или име от показаните по подразбиране (alt_e25_f_0_example_design), прегледайте новия път и въведете новия дизайн напрampиме на файлова директория (ample_dir>).
- Натиснете OK.
1.2.1. Дизайн Прample Параметри
Таблица 2. Параметрите в Exampраздел Дизайн
| Параметър | Описание |
| Example Дизайн | Наличен прampпроекти на файлове за настройките на IP параметрите. Само едноканален прampдизайнът на файл се поддържа за този IP. |
| Example Дизайн Files | The files за генериране за различните фази на развитие. • Симулация—генерира необходимите files за симулиране на exampдизайн. • Синтез—генерира синтеза fileс. Използвайте тези files за компилиране на дизайна в софтуера Intel Quartus Prime Pro Edition за хардуерно тестване и извършване на статичен анализ на времето. |
| Генерирай File формат | Форматът на RTL files за симулация—Verilog. |
| Изберете дъска | Поддържан хардуер за изпълнение на дизайна. Когато изберете платка за разработка на Intel FPGA, използвайте устройство AGIB027R31B1E2VRO като целево устройство за проектиране напр.ample поколение. Agilex I-series Transceiver-SoC Dev Kit: Тази опция ви позволява да тествате дизайна напр.ampна избрания комплект за разработка на Intel FPGA IP. Тази опция автоматично избира целевото устройство на AGIB027R31B1E2VRO. Ако вашата версия на платката има различен клас на устройство, можете да промените целевото устройство. Няма: Тази опция изключва хардуерните аспекти за дизайна, напрampле. |
1.3. Генериране на плочка Files
Генерирането на поддържаща логика е стъпка преди синтеза, използвана за генериране на свързани с плочки fileнеобходими за симулация и проектиране на хардуер. Генерирането на плочки е необходимо за всички
Симулации на дизайн, базирани на F-плочки. Трябва да завършите тази стъпка преди симулацията.
- В командния ред отидете до папката compilation_test_design във вашия example дизайн: cd /compilation_test_design.
- Изпълнете следната команда: quartus_tlg alt_eth_25g
1.4. Симулиране на F-плочка 25G Ethernet Intel FPGA IP дизайн
Example Testbench
Можете да компилирате и симулирате дизайна, като стартирате симулационен скрипт от командния ред.
- В командния ред променете работната директория, симулираща testbench: cdample_dir>/ex_25g/sim.
- Стартирайте симулацията за IP настройка: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
Таблица 3. Стъпки за симулиране на тестовия стенд
| Симулатор | Инструкции |
| VCS* | В командния ред въведете sh run_vcs.sh |
| QuestaSim* | В командния ред въведете vsim -do run_vsim.do -logfile vsim.log Ако предпочитате да симулирате, без да отваряте QuestaSim GUI, напишете vsim -c -do run_vsim.do -logfile vsim.log |
| Cadence -Xcelium* | В командния ред въведете sh run_xcelium.sh |
Успешната симулация завършва със следното съобщение:
Симулацията премина. или Testbench е завършен.
След успешно завършване можете да анализирате резултатите.
1.5. Компилиране и конфигуриране на дизайна Прampв Хардуер
Редакторът на основни параметри на 25G Ethernet Intel FPGA IP ви позволява да компилирате и конфигурирате дизайна наample на целеви комплект за разработка.
За компилиране и конфигуриране на дизайн напрampна хардуер, изпълнете следните стъпки:
- Стартирайте софтуера Intel Quartus Prime Pro Edition и изберете Обработка ➤ Старт на компилация, за да компилирате дизайна.
- След като генерирате SRAM обект file .sof, следвайте тези стъпки, за да програмирате хардуерния дизайн напрampфайл на устройството Intel Agilex:
а. В менюто Инструменти щракнете върху Програмист.
b. В програмиста щракнете върху Настройка на хардуера.
° С. Изберете устройство за програмиране.
д. Изберете и добавете платката Intel Agilex към вашата сесия Intel Quartus Prime Pro Edition.
д. Уверете се, че режимът е зададен на JTAG.
f. Изберете устройството Intel Agilex и щракнете върху Добавяне на устройство. Програматорът се показва
блокова схема на връзките между устройствата на вашата платка.
ж. В реда с вашия .sof поставете отметка в квадратчето за .sof.
ч. Поставете отметка в квадратчето в колоната Програмиране/Конфигуриране.
аз Щракнете върху Старт.
1.6. Тестване на F-tile 25G Ethernet Intel FPGA IP Хардуерен дизайн Прample
След като компилирате дизайна на F-tile 25G Ethernet Intel FPGA IP напрample и да го конфигурирате на вашето устройство Intel Agilex, можете да използвате системната конзола, за да програмирате IP ядрото.
За да включите системната конзола и да тествате хардуерния дизайн, напрample, изпълнете следните стъпки:
- В софтуера Intel Quartus Prime Pro Edition изберете Инструменти ➤ Система
Инструменти за отстраняване на грешки ➤ Системна конзола за стартиране на системната конзола. - В панела Tcl Console въведете cd hwtest, за да промените директорията на / hardware_test_design/hwtest.
- Въведете източник main.tcl, за да отворите връзка към JTAG майстор.
Следвайте процедурата за тестване в раздела Тестване на хардуера на дизайна напрample и наблюдавайте резултатите от теста в системната конзола.
F-tile 25G Ethernet Design Example за устройства Intel Agilex
F-tile 25G Ethernet дизайн прample демонстрира Ethernet решение за устройства Intel Agilex, използващи 25G Ethernet Intel FPGA IP ядро.
Генерирайте дизайна напрample от Example Раздел Design на редактора на 25G Ethernet Intel FPGA IP параметри. Можете също да изберете да генерирате дизайна със или без
функцията Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Характеристики
- Поддържа единичен Ethernet канал, работещ при 25G.
- Генерира дизайн прample с RS-FEC функция.
- Осигурява тестова стенда и скрипт за симулация.
- Инстанцира F-Tile Reference и System PLL Clocks Intel FPGA IP въз основа на IP конфигурация.
2.2. Хардуерни и софтуерни изисквания
Intel използва следния хардуер и софтуер, за да тества дизайна напрampфайл в Linux система:
- Софтуер Intel Quartus Prime Pro Edition.
- Siemens* EDA QuestaSim, Synopsys* VCS и симулатор Cadence Xcelium.
- Intel Agilex I-series Transceiver-SoC Kit Development Kit (AGIB027R31B1E2VRO) за хардуерно тестване.
2.3. Функционално описание
F-tile 25G Ethernet дизайн прample се състои от MAC+PCS+PMA основен вариант. Следните блокови диаграми показват компонентите на дизайна и сигналите от най-високо ниво на основния вариант на MAC+PCS+PMA в F-tile 25G Ethernet дизайн напр.ampле.
Фигура 5. Блокова диаграма—F-плочка 25G Ethernet дизайн Прample (MAC+PCS+PMA Core Variant)
2.3.1. Компоненти на дизайна
Таблица 4. Компоненти на дизайна
| Компонент | Описание |
| F-плочка 25G Ethernet Intel FPGA IP | Състои се от MAC, PCS и трансивър PHY със следната конфигурация: • Основен вариант: MAC+PCS+PMA • Активирайте контрола на потока: По избор • Разрешете генерирането на грешки при връзката: По избор • Разрешете преминаването на преамбюла: По избор • Активирайте събирането на статистически данни: По избор • Активирайте броячите на MAC статистика: По избор • Референтна тактова честота: 156.25 За дизайна прampфайл с функцията RS-FEC се конфигурира следният допълнителен параметър: • Активирайте RS-FEC: По избор |
| F-Tile Reference и System PLL Clocks Intel FPGA IP | Настройките на F-Tile Reference и System PLL Clocks Intel FPGA IP редактор на параметри са в съответствие с изискванията на F-tile 25G Ethernet Intel FPGA IP. Ако генерирате дизайна напрampизползвайки Генериране на Example Дизайн в редактора на IP параметри, IP се създава автоматично. Ако създадете свой собствен дизайн, напрample, трябва ръчно да създадете този IP и да свържете всички I/O портове. За информация относно този IP вижте F-Tile Architecture и PMA и FEC Direct PHY IP Ръководство за потребителя. |
| Клиентска логика | Състои се от: • Генератор на трафик, който генерира пакетни пакети към 25G Ethernet Intel FPGA IP ядрото за предаване. • Монитор на трафика, който следи пакетни пакети, които идват от 25G Ethernet Intel FPGA IP ядро. |
| Източник и сонда | Източник и сигнали за сонда, включително входен сигнал за нулиране на системата, който можете да използвате за отстраняване на грешки. |
Свързана информация
F-Tile Architecture и PMA и FEC Direct PHY IP Ръководство за потребителя
Симулация
Тестовият стенд изпраща трафик през IP ядрото, като упражнява предавателната страна и приемащата страна на IP ядрото.
2.4.1. Тестова стенда
Фигура 6. Блокова диаграма на F-tile 25G Ethernet Intel FPGA IP Design Example Симулационен тестов стенд
Таблица 5. Компоненти на тестовия стенд
| Компонент | Описание |
| Тествано устройство (DUT) | 25G Ethernet Intel FPGA IP ядро. |
| Ethernet пакетен генератор и пакетен монитор | • Генераторът на пакети генерира кадри и ги предава към DUT. • Packet Monitor следи TX и RX пътеките на данни и показва кадрите в конзолата на симулатора. |
| F-Tile Reference и System PLL Clocks Intel FPGA IP | Генерира референтни часовници на трансивъра и системата PLL. |
2.4.2. Симулационен дизайн Прample Компоненти
Таблица 6. F-плочка 25G Ethernet дизайн Прample Testbench File Описания
| File Име | Описание |
| Тестова стенд и симулация Files | |
| basic_avl_tb_top.v | Тестова стенда от най-високо ниво file. Тестовият стенд инстанцира DUT, изпълнява Avalon® памет-картирана конфигурация на компоненти на дизайна и клиентска логика и изпраща и получава пакет към или от 25G Ethernet Intel FPGA IP. |
| Скриптове на Testbench | |
| продължи… | |
| File Име | Описание |
| run_vsim.do | Скриптът ModelSim за стартиране на тестовия стенд. |
| run_vcs.sh | Скриптът Synopsys VCS за стартиране на тестовия стенд. |
| run_xcelium.sh | Скриптът Cadence Xcelium за стартиране на тестовия стенд. |
2.4.3. Тестов случай
Симулационният тестов случай изпълнява следните действия:
- Инстанцира F-tile 25G Ethernet Intel FPGA IP и F-Tile Reference и системни PLL часовници Intel FPGA IP.
- Изчаква RX часовникът и сигналът за PHY състояние да се установят.
- Отпечатва PHY статус.
- Изпраща и получава 10 валидни данни.
- Анализира резултатите. Успешният тестов стенд показва „Тестовият стенд е завършен.“.
Следните sampизходът от файл илюстрира успешен тест на симулация:
Компилация
Следвайте процедурата в Компилиране и конфигуриране на Design Exampфайл в Хардуер за компилиране и конфигуриране на дизайна напрampв избрания хардуер.
Можете да оцените използването на ресурсите и Fmax, като използвате дизайна само за компилация напрampле. Можете да компилирате вашия дизайн, като използвате командата Стартиране на компилация на
Меню за обработка в софтуера Intel Quartus Prime Pro Edition. Успешната компилация генерира резюме на отчета за компилация.
За повече информация вижте Компилация на дизайн в ръководството за потребителя на Intel Quartus Prime Pro Edition.
Свързана информация
- Компилиране и конфигуриране на дизайна Прampв Хардуер на страница 7
- Компилация на дизайн в ръководството за потребителя на Intel Quartus Prime Pro Edition
2.6. Тестване на хардуера
В хардуерния дизайн напрample, можете да програмирате IP ядрото във вътрешен сериен режим на обратна връзка и да генерирате трафик от страната на предаване, който се връща обратно през страната на приемане.
Следвайте процедурата на предоставената свързана информационна връзка, за да тествате дизайна напрampв избрания хардуер.
Свързана информация
Тестване на F-tile 25G Ethernet Intel FPGA IP Хардуерен дизайн Прample на страница 8
2.6.1. Тестова процедура
Следвайте тези стъпки, за да тествате дизайна напрampфайл в хардуера:
- Преди да стартирате хардуерното тестване за този дизайн, напрample, трябва да нулирате системата:
а. Щракнете върху Инструменти ➤ Инструмент за редактор на източници и сонди в системата за GUI по подразбиране за източник и сонда.
b. Превключете сигнала за нулиране на системата (Източник[3:0]) от 7 на 8, за да приложите нулирането, и върнете сигнала за нулиране на системата обратно на 7, за да освободите системата от състояние на нулиране.
° С. Наблюдавайте сигналите на сондата и се уверете, че състоянието е валидно. - В системната конзола отидете до папката hwtest и изпълнете командата: source main.tcl, за да изберете JTAG майстор. По подразбиране първият JTAG майстор на ДжTAG е избрана верига. За да изберете JTAG master за устройства Intel Agilex, изпълнете тази команда: set_jtag <number of appropriate JTAG майстор>. Прample: set_jtag 1.
- Изпълнете следните команди в системната конзола, за да стартирате серийния тест за обратна връзка:
Таблица 7. Параметри на командата
| Параметър | Описание | Example Използване |
| chkphy_статус | Показва тактовите честоти и състоянието на PHY заключване. | % chkphy_status 0 # Проверка на състоянието на връзка 0 |
| chkmac_stats | Показва стойностите в статистическите броячи на MAC. | % chkmac_stats 0 # Проверява mac статистическия брояч на връзка 0 |
| изчисти_всички_статистики | Изчиства IP основните статистически броячи. | % clear_all_stats 0 # Изчиства статистическия брояч на връзка 0 |
| start_gen | Стартира генератора на пакети. | % start_gen 0 # Започнете генерирането на пакети на връзка 0 |
| стоп_ген | Спира генератора на пакети. | % stop_gen 0 # Спрете генерирането на пакети на връзка 0 |
| loop_on | Включва вътрешен сериен loopback. | % loop_on 0 # Включете вътрешния loopback на връзка 0 |
| loop_off | Изключва вътрешния сериен loopback. | % loop_off 0 # Изключете вътрешния loopback на връзка 0 |
| reg_read | Връща стойността на IP основния регистър на . | % reg_read 0x402 # Прочетете IP CSR регистър на адрес 402 на връзка 0 |
| reg_write | Пише към IP основния регистър на адрес . | % reg_write 0x401 0x1 # Записване на 0x1 в IP CSR скреч регистър на адрес 401 на връзка 0 |
а. Въведете loop_on за да включите вътрешния сериен режим на обратна връзка.
b. Въведете chkphy_status за да проверите състоянието на PHY. Състоянието TXCLK, RXCLK и RX трябва да има същите стойности, показани по-долу за стабилна връзка:
° С. Въведете clear_all_stats за изчистване на статистически регистри за TX и RX.
д. Въведете start_gen за да започне генерирането на пакети.
д. Въведете stop_gen за спиране на генерирането на пакети.
f. Въведете chkmac_stats за четене на статистическите броячи на TX и RX. Уверете се, че:
аз Изпратените пакетни рамки съвпадат с получените пакетни рамки.
ii. Не са получени рамки за грешка.
ж. Въведете loop_off за да изключите вътрешния сериен loopback.
Фигура 7. Sample Тестови изходни данни — TX и RX статистически броячи
 |
 |
История на ревизиите на документа за F-tile 25G Ethernet FPGA IP Design Прample Ръководство за потребителя
| Версия на документа | Intel Quartus Prime версия | IP версия | Промени |
| 2022.10.14 | 22.3 | 1.0.0 | Първоначално издание. |
Корпорация Intel. Всички права запазени. Intel, логото на Intel и други марки на Intel са търговски марки на Intel Corporation или нейните филиали. Intel гарантира производителността на своите FPGA и полупроводникови продукти според настоящите спецификации в съответствие със стандартната гаранция на Intel, но си запазва правото да прави промени на продукти и услуги по всяко време без предизвестие. Intel не поема никаква отговорност или задължения, произтичащи от приложението или използването на каквато и да е информация, продукт или услуга, описани тук, освен в случаите, когато Intel е изрично договорено в писмен вид. Клиентите на Intel се съветват да получат най-новата версия на спецификациите на устройството, преди да разчитат на публикувана информация и преди да направят поръчки за продукти или услуги. *Други имена и марки могат да бъдат заявени като собственост на други.
ISO
9001:2015
Регистриран
Онлайн версия
Изпратете обратна връзка
ID: 750200
Версия: 2022.10.14
Документи / Ресурси
 |
intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Ръководство за потребителя F-Tile 25G Ethernet FPGA IP дизайн Прample, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP дизайн Прampле, 750200 |
