UG-20219 Harici Bellek Arayüzleri Intel Agilex FPGA IP Design Example

Harici Bellek Arayüzleri Hakkında Intel® Agilex™ FPGA IP

Sürüm Bilgileri

IP sürümleri Intel® Quartus® Prime Design Suite yazılım sürümlerinin v19.1'e kadar olan sürümleriyle aynıdır. Intel Quartus Prime Design Suite yazılımının 19.2 veya üzeri sürümünden itibaren, IP çekirdekleri yeni bir IP sürüm şemasına sahiptir. IP sürüm şeması (XYZ) numarası bir yazılım sürümünden diğerine değişir. Şunda bir değişiklik:

• X, IP'nin büyük bir revizyonunu belirtir. Intel Quartus Prime yazılımınızı güncellerseniz IP'yi yeniden oluşturmanız gerekir.
• Y, IP'nin yeni özellikler içerdiğini gösterir. Bu yeni özellikleri dahil etmek için IP'nizi yeniden oluşturun.
• Z, IP'nin küçük değişiklikler içerdiğini gösterir. Bu değişiklikleri dahil etmek için IP'nizi yeniden oluşturun.
  

  Öğe	Tanım
  IP Sürümü	2.4.2
  Intel Quartus Prime	21.2
  Yayın tarihi	2021.06.21

Tasarım Eskiample Harici Bellek Arayüzleri için Hızlı Başlangıç ​​Kılavuzu Intel Agilex™ FPGA IP

Otomatikleştirilmiş bir tasarım örneğiampdosya akışı Intel Agilex™ harici bellek arayüzleri için mevcuttur. Eski OluşturmaampEx'deki Tasarımlar düğmesiampTasarımlar sekmesi sentez ve simülasyon tasarımını belirlemenize ve oluşturmanıza olanak tanır.ample file EMIF IP'nizi doğrulamak için kullanabileceğiniz ayarlar. Bir tasarım örneği oluşturabilirsinizampIntel FPGA geliştirme kitiyle veya oluşturduğunuz herhangi bir EMIF IP'siyle eşleşen dosya. Eski tasarımı kullanabilirsinizampDeğerlendirmenize yardımcı olacak veya kendi sisteminiz için bir başlangıç ​​noktası olarak.

Genel Tasarım Example İş Akışları

EMIF Projesi Oluşturma

Intel Quartus Prime yazılım sürümü 17.1 ve üzeri için, EMIF IP'yi ve tasarım örneğini oluşturmadan önce bir Intel Quartus Prime projesi oluşturmanız gerekir.ampley.

1. Intel Quartus Prime yazılımını başlatın ve File ➤ Yeni Proje Sihirbazı. Sonrakine tıkla. Tasarım Example Harici Bellek Arayüzleri için Hızlı Başlangıç ​​Kılavuzu Intel Agilex™ FPGA IP
2. Bir dizin belirtin ( ), Intel Quartus Prime projesinin adı ( ) ve üst düzey bir tasarım varlığı adı ( ) oluşturmak istediğinizi seçin. Sonrakine tıkla.
3. Boş Projenin seçildiğini doğrulayın. İki kez İleri'ye tıklayın.
4. Aile altında Intel Agilex'i seçin.
5. Ad filtresi altına cihazın parça numarasını yazın.
6. Kullanılabilir cihazlar altında uygun cihazı seçin.
7. Bitir’e tıklayın.

EMIF IP'sini Oluşturma ve Yapılandırma

Aşağıdaki adımlarda EMIF IP'nin nasıl oluşturulacağı ve yapılandırılacağı gösterilmektedir. Bu izlenecek yol bir DDR4 arayüzü oluşturur, ancak adımlar diğer protokoller için de benzerdir. (Bu adımlar IP Kataloğu (bağımsız) akışını takip eder; bunun yerine Platform Tasarımcısı (sistem) akışını kullanmayı seçerseniz adımlar benzerdir.)

1. IP Kataloğu penceresinde Harici Bellek Arayüzleri Intel Agilex FPGA IP'yi seçin. (IP Kataloğu penceresi görünmüyorsa, View ➤ IP Kataloğu.)
2. IP Parametre Düzenleyicisi'nde EMIF IP'si için bir varlık adı girin (burada sağladığınız ad, file IP için ad) ve bir dizin belirtin. Oluştur'a tıklayın.
3. Parametre düzenleyicide, parametreleri EMIF uygulamanızı yansıtacak şekilde yapılandırmanız gereken birden fazla sekme bulunur.

Intel Agilex EMIF Parametre Düzenleyici Yönergeleri
Bu konu, Intel Agilex EMIF IP parametre düzenleyicisindeki sekmelerin parametrelendirilmesi için üst düzey rehberlik sağlar.

Tablo 1. EMIF Parametre Düzenleyici Yönergeleri

Parametre Düzenleyici Sekmesi	Kılavuzlar
Genel	Aşağıdaki parametrelerin doğru girildiğinden emin olun: • Cihazın hız derecesi. • Bellek saat frekansı. • PLL referans saat frekansı.
Hafıza	• Parametreleri bilgisayara girmek için hafıza cihazınızın veri sayfasına bakın. Hafıza sekmesi. • Ayrıca ALERT# pini için belirli bir konum girmelisiniz. (Yalnızca DDR4 bellek protokolü için geçerlidir.)
Bellek G/Ç	• İlk proje incelemeleri için, varsayılan ayarları kullanabilirsiniz. Bellek G/Ç sekmesi. • Gelişmiş tasarım doğrulaması için, en uygun sonlandırma ayarlarını elde etmek amacıyla kart simülasyonu gerçekleştirmelisiniz.
FPGA G/Ç	• İlk proje incelemeleri için, varsayılan ayarları kullanabilirsiniz. FPGA G/Ç sekmesi. • Gelişmiş tasarım doğrulaması için uygun I/O standartlarını seçmek amacıyla ilgili IBIS modelleriyle kart simülasyonu gerçekleştirmelisiniz.
Bellek Zamanlaması	• İlk proje incelemeleri için, varsayılan ayarları kullanabilirsiniz. Bellek Zamanlaması sekmesi. • Gelişmiş tasarım doğrulaması için parametreleri hafıza cihazınızın veri sayfasına göre girmelisiniz.
Kontrolör	Denetleyici parametrelerini, bellek denetleyiciniz için istenen yapılandırmaya ve davranışa göre ayarlayın.
Tanılama	Parametreleri kullanabilirsiniz Tanılama Bellek arayüzünüzü test etmenize ve hata ayıklamanıza yardımcı olacak sekme.
Example Tasarımlar	The Example Tasarımlar sekmesi tasarım örneği oluşturmanıza olanak sağlarampSentez ve simülasyon için dosyalar. Oluşturulan tasarım örneğiampdosya, EMIF IP'sinden ve bellek arayüzünü doğrulamak için rastgele trafik üreten bir sürücüden oluşan eksiksiz bir EMIF sistemidir.

Bireysel parametreler hakkında ayrıntılı bilgi için Harici Bellek Arayüzleri Intel Agilex FPGA IP Kullanıcı Kılavuzu'nda bellek protokolünüz için uygun bölüme bakın.

Sentezlenebilir EMIF Design Ex'in Oluşturulmasıample

Intel Agilex geliştirme kiti için Intel Agilex EMIF IP ayarlarının çoğunun varsayılan değerlerinde bırakılması yeterlidir. Sentezlenebilir tasarımı oluşturmak içinample, şu adımları izleyin:

1. Ex'deample Tasarımlar sekmesinde Sentez kutusunun işaretli olduğundan emin olun.
   • Örneğin tek bir arayüz uyguluyorsanızampDosya tasarımını yapın, EMIF IP'yi yapılandırın ve tıklayın. File➤ Geçerli ayarı kullanıcı IP varyasyonuna kaydetmek için Kaydet file ( .ip).
     • Eğer bir eski sevgiliyi uyguluyorsanızampÇoklu arayüze sahip dosya tasarımında, istenen sayıda arayüz için IP Sayısını belirtin. Seçilen IP Sayısı ile aynı olan toplam EMIF ID sayısını görebilirsiniz. Her bir arayüzü yapılandırmak için şu adımları izleyin:
   •  Arayüzün Kalibrasyon IP'sine bağlantısını belirtmek için Cal-IP'yi seçin.
   • Tüm Parametre Düzenleyici Sekmelerinde EMIF IP'yi uygun şekilde yapılandırın.
   • Ex'e dönampTasarım sekmesine gidin ve istediğiniz EMIF Kimliğini Yakala'ya tıklayın.
   • Tüm EMIF kimlikleri için a'dan c'ye kadar olan adımları tekrarlayın.
   • Yakalanan parametreleri kaldırmak için Temizle düğmesini tıklayabilir ve EMIF IP'sinde değişiklik yapmak için a'dan c'ye kadar olan adımları tekrarlayabilirsiniz.
   • Tıklamak File➤ Geçerli ayarı kullanıcı IP varyasyonuna kaydetmek için Kaydet file ( .ip).
2. Eski Oluştur'u tıklayınampPencerenin sağ üst köşesindeki Tasarım.
3. Eski EMIF tasarımı için bir dizin belirtinampdosyasını seçin ve Tamam'a tıklayın. EMIF tasarımının başarılı nesliample aşağıdakileri oluşturur filebir qii dizini altında ayarlanır.
4. Tıklamak File ➤ IP Parameter Editor Pro penceresinden çıkmak için çıkın. Sistem şu uyarıyı verir: Son değişiklikler oluşturulmadı. Şimdi oluşturun? Sonraki akışa devam etmek için Hayır'a tıklayın.
5. Eskiyi açmak içinample tasarımı, tıklayın File ➤ Projeyi açın ve şuraya gidin: /ample_name>/qii/ed_synth.qpf'ye gidin ve Aç'a tıklayın.
   Not: Tasarım örneğinin derlenmesi ve programlanması hakkında bilgi içinample, bakın
   Intel Agilex EMIF Design Ex'i Derleme ve Programlamaampley.

Şekil 4. Oluşturulan Sentezlenebilir Tasarım Örneğiample File Yapı

İki veya daha fazla harici bellek arayüzüne sahip bir sistem oluşturmaya ilişkin bilgi için Design Ex Oluşturma konusuna bakın.ampHarici Bellek Arayüzleri Intel Agilex FPGA IP Kullanıcı Kılavuzu'nda Çoklu EMIF Arayüzlü dosya. Birden fazla arayüzde hata ayıklama hakkında bilgi için Harici Bellek Arayüzleri Intel Agilex FPGA IP Kullanıcı Kılavuzu'ndaki Mevcut Tasarımda EMIF Araç Setini Etkinleştirme konusuna bakın.

Not: Simülasyon veya Sentez onay kutusunu seçmezseniz hedef dizin yalnızca Platform Tasarımcısı tasarımını içerir fileDoğrudan Intel Quartus Prime yazılımı tarafından derlenemeyen ancak view veya Platform Tasarımcısında düzenleyin. Bu durumda sentez ve simülasyon oluşturmak için aşağıdaki komutları çalıştırabilirsiniz. file ayarlar.

• Derlenebilir bir proje oluşturmak için hedef dizinde quartus_sh -t make_qii_design.tclscript'i çalıştırmalısınız.
• Simülasyon projesi oluşturmak için hedef dizinde quartus_sh -t make_sim_design.tcl betiğini çalıştırmalısınız.

Not: Eski bir tasarım oluşturduysanızampDosyayı oluşturup parametre düzenleyicide değişiklik yaptığınızda, eski tasarımı yeniden oluşturmanız gerekir.ampDeğişikliklerinizin uygulandığını görmek için. Yeni oluşturulan tasarım örneğiampdosya mevcut tasarımın üzerine yazmaz.ample files.

EMIF Design Ex'in oluşturulmasıampSimülasyon dosyası

Intel Agilex geliştirme kiti için Intel Agilex EMIF IP ayarlarının çoğunun varsayılan değerlerinde bırakılması yeterlidir. Eski tasarımı oluşturmak içinampsimülasyon için şu adımları izleyin:

1. Ex'deample Tasarımlar sekmesinde Simülasyon kutusunun işaretlendiğinden emin olun. Ayrıca gerekli Simülasyon HDL formatını (Verilog veya VHDL) seçin.
2. EMIF IP'yi yapılandırın ve tıklayın. File ➤ Geçerli ayarı kullanıcı IP varyasyonuna kaydetmek için Kaydet file ( .ip).
3. Eski Oluştur'u tıklayınampPencerenin sağ üst köşesindeki Tasarım.
4. Eski EMIF tasarımı için bir dizin belirtinampdosyasını seçin ve Tamam'a tıklayın. EMIF tasarımının başarılı nesliample birden çok oluşturur file sim/ed_sim dizini altında desteklenen çeşitli simülatörler için setler.
5. Tıklamak File ➤ IP Parameter Editor Pro penceresinden çıkmak için çıkın. Sistem şu uyarıyı verir: Son değişiklikler oluşturulmadı. Şimdi oluşturun? Sonraki akışa devam etmek için Hayır'a tıklayın.

Oluşturulan Simülasyon Tasarımı Örneğiample File Yapı

Not: Harici Bellek Arayüzleri Intel Agilex FPGA IP şu anda yalnızca VCS, ModelSim/QuestaSim ve Xcelium simülatörlerini desteklemektedir. Gelecek sürümlerde ek simülatör desteği planlanmaktadır.

Not: Simülasyon veya Sentez onay kutusunu seçmezseniz hedef dizin yalnızca Platform Tasarımcısı tasarımını içerir fileDoğrudan Intel Quartus Prime yazılımı tarafından derlenemeyen ancak view veya Platform Tasarımcısında düzenleyin. Bu durumda sentez ve simülasyon oluşturmak için aşağıdaki komutları çalıştırabilirsiniz. file ayarlar.

• Derlenebilir bir proje oluşturmak için hedef dizinde quartus_sh -t make_qii_design.tcl betiğini çalıştırmalısınız.
• Simülasyon projesi oluşturmak için hedef dizinde quartus_sh -t make_sim_design.tcl betiğini çalıştırmalısınız.

Not: Eski bir tasarım oluşturduysanızampDosyayı oluşturup parametre düzenleyicide değişiklik yaptığınızda, eski tasarımı yeniden oluşturmanız gerekir.ampDeğişikliklerinizin uygulandığını görmek için. Yeni oluşturulan tasarım örneğiampdosya mevcut tasarımın üzerine yazmaz.ample files.

Simülasyon ve Donanım Uygulaması
Harici bellek arayüzü simülasyonu için, IP oluşturma sırasında Tanılama sekmesinde kalibrasyonu atlamayı veya tam kalibrasyonu seçebilirsiniz.

EMIF Simülasyon Modelleri
Bu tablo atlama kalibrasyonu ve tam kalibrasyon modellerinin özelliklerini karşılaştırır.

Tablo 2. EMIF Simülasyon Modelleri: Kalibrasyonu Atlama ve Tam Kalibrasyonu Karşılaştırma

Kalibrasyonu Atla	Tam Kalibrasyon
Kullanıcı mantığına odaklanan sistem düzeyinde simülasyon.	Kalibrasyona odaklanan bellek arayüzü simülasyonu.
Kalibrasyonun ayrıntıları yakalanmaz.	Tüm e-postaları yakalartagkalibrasyon es.
Veri saklama ve alma yeteneğine sahiptir.	Dengeleme, bit başına eğrilik düzeltme vb. içerir.
Doğru verimliliği temsil eder.
Tahtanın çarpıklığını dikkate almaz.

RTL Simülasyonu ve Donanım Uygulaması
Bu tablo EMIF simülasyonu ile donanım uygulaması arasındaki temel farkları vurgulamaktadır.

Tablo 3. EMIF RTL Simülasyonuna Karşı Donanım Uygulaması

RTL Simülasyonu	Donanım Uygulaması
Nios® başlatma ve kalibrasyon kodu paralel olarak yürütülür.	Nios başlatma ve kalibrasyon kodu sırayla yürütülür.
Arayüzler simülasyonda eş zamanlı olarak cal_done sinyalini ileri sürer.	Tesisat işlemleri kalibrasyonun sırasını belirler ve arayüzler aynı anda cal_done komutunu onaylamaz.

Tasarım uygulamanız için trafik modellerine dayalı RTL simülasyonları çalıştırmalısınız. RTL simülasyonunun, RTL simülasyonu ile donanım uygulaması arasında gecikme süresinde bir tutarsızlığa neden olabilecek PCB izleme gecikmelerini modellemediğini unutmayın.

 ModelSim ile Harici Bellek Arayüzü IP'sinin Simülasyonu
Bu prosedür, eski EMIF tasarımının nasıl simüle edileceğini gösterir.ampley.

1. Mentor Graphics* ModelSim yazılımını başlatın ve File ➤ Dizini Değiştir. Oluşturulan tasarım örneğindeki sim/ed_sim/mentor dizinine gidinampdosya klasörü.
2. Ekranın alt kısmında Transkript penceresinin görüntülendiğini doğrulayın. Transkript penceresi görünmüyorsa, simgesine tıklayarak görüntüleyin. View ➤ Transkript.
3. Transkript penceresinde msim_setup.tcl kaynağını çalıştırın.
4. Kaynak msim_setup.tcl'nin çalışması tamamlandıktan sonra, Transkript penceresinde ld_debug komutunu çalıştırın.
5. ld_debug'un çalışması tamamlandıktan sonra Nesneler penceresinin görüntülendiğini doğrulayın. Nesneler penceresi görünmüyorsa, öğesine tıklayarak görüntüleyin. View ➤ Nesneler.
6. Nesneler penceresinde benzetimini yapmak istediğiniz sinyalleri sağ tıklayıp Dalga Ekle'yi seçerek seçin.
7. Simülasyon için sinyalleri seçmeyi bitirdikten sonra Transkript penceresinde run -all komutunu çalıştırın. Simülasyon tamamlanana kadar çalışır.
8. Simülasyon görünmüyorsa tıklayın. View ➤ Dalga.

Intel Agilex EMIF IP için Pin Yerleştirme
Bu konu pin yerleştirmeye ilişkin yönergeler sağlar.

Üzerindeview
Intel Agilex FPGA'ler aşağıdaki yapıya sahiptir:

• Her cihaz en fazla 8 I/O bankası içerir.
• Her I/O bankası 2 alt I/O bankası içerir.
• Her alt I/O kümesi 4 şerit içerir.
• Her şeritte 12 genel amaçlı I/O (GPIO) pini bulunur.

Genel Pin Yönergeleri
Aşağıda genel pin yönergeleri verilmiştir.

Not: Daha ayrıntılı pin bilgisi için Harici Bellek Arayüzleri Intel Agilex FPGA IP Kullanıcı Kılavuzu'nda harici bellek protokolünüze yönelik protokole özel bölümdeki Intel Agilex FPGA EMIF IP Pin ve Kaynak Planlama bölümüne bakın.

• Belirli bir harici bellek arayüzünün pinlerinin aynı G/Ç satırında bulunduğundan emin olun.
• Birden fazla bankayı kapsayan arayüzler aşağıdaki gereksinimleri karşılamalıdır:
  •  Bankalar birbirine bitişik olmalıdır. Bitişik bankalar hakkında bilgi için Harici Bellek Arayüzleri Intel Agilex FPGA IP Kullanıcı Kılavuzu'ndaki EMIF Mimarisi: G/Ç Bankası konusuna bakın.
•  Tüm adres, komut ve ilgili pinler tek bir alt bankada bulunmalıdır.
• Adres, komut ve veri pinleri aşağıdaki koşullar altında bir alt bankayı paylaşabilir:
  • Adres, komut ve veri pinleri bir G/Ç hattını paylaşamaz.
  • Yalnızca adres ve komut bankasındaki kullanılmayan bir G/Ç hattı veri pinlerini içerebilir.

Tablo 4. Genel Pin Kısıtlamaları

Sinyal Türü	Kısıtlama
Veri Flaşörü	Bir DQ grubuna ait tüm sinyaller aynı G/Ç şeridinde bulunmalıdır.
Veri	İlgili DQ pinleri aynı G/Ç şeridinde bulunmalıdır. Çift yönlü veri hatlarını desteklemeyen protokoller için okuma sinyalleri, yazma sinyallerinden ayrı olarak gruplandırılmalıdır.
Adres ve Komut	Adres ve Komut pinleri bir G/Ç alt bankası içindeki önceden tanımlanmış konumlarda bulunmalıdır.

Not: Daha ayrıntılı pin bilgisi için Harici Bellek Arayüzleri Intel Agilex FPGA IP Kullanıcı Kılavuzu'nda harici bellek protokolünüze yönelik protokole özel bölümdeki Intel Agilex FPGA EMIF IP Pin ve Kaynak Planlama bölümüne bakın.

• Belirli bir harici bellek arayüzünün pinlerinin aynı G/Ç satırında bulunduğundan emin olun.
• Birden fazla bankayı kapsayan arayüzler aşağıdaki gereksinimleri karşılamalıdır:
  • Bankalar birbirine bitişik olmalıdır. Bitişik bankalar hakkında bilgi için Harici Bellek Arayüzleri Intel Agilex FPGA IP Kullanıcı Kılavuzu'ndaki EMIF Mimarisi: G/Ç Bankası konusuna bakın.
• Tüm adres, komut ve ilgili pinler tek bir alt bankada bulunmalıdır.
• Adres, komut ve veri pinleri aşağıdaki koşullar altında bir alt bankayı paylaşabilir:
  • Adres, komut ve veri pinleri bir G/Ç hattını paylaşamaz.
  • Yalnızca adres ve komut bankasındaki kullanılmayan bir G/Ç hattı veri pinlerini içerebilir.

Bir Tasarım Örneği OluşturmakampTG Yapılandırma Seçeneğine sahip dosya

Oluşturulan EMIF tasarımı eskiampDosya bir trafik oluşturucu bloğu (TG) içerir. Varsayılan olarak, eski tasarımampdosya, yalnızca sabit kodlanmış bir trafik modelini yeniden başlatmak için sıfırlanabilen basit bir TG bloğu (altera_tg_avl) kullanır. Gerekirse bunun yerine yapılandırılabilir bir trafik oluşturucuyu (TG2) etkinleştirmeyi seçebilirsiniz. Yapılandırılabilir trafik oluşturucuda (TG2) (altera_tg_avl_2), trafik modelini kontrol kayıtları aracılığıyla gerçek zamanlı olarak yapılandırabilirsiniz; bu, trafik modelini değiştirmek veya yeniden başlatmak için tasarımı yeniden derlemeniz gerekmediği anlamına gelir. Bu trafik oluşturucu, EMIF kontrol arayüzüne gönderdiği trafik türü üzerinde hassas kontrol sağlar. Ayrıca ayrıntılı arıza bilgilerini içeren durum kayıtları sağlar.

Design Ex'de Trafik Oluşturucuyu Etkinleştirmeample

Yapılandırılabilir trafik oluşturucuyu EMIF parametre düzenleyicisindeki Teşhis sekmesinden etkinleştirebilirsiniz. Yapılandırılabilir trafik oluşturucuyu etkinleştirmek için Teşhis sekmesinde Yapılandırılabilir Avalon trafik oluşturucu 2.0'ı kullan seçeneğini açın.

Şekil 6.

• Varsayılan trafik desenlerini devre dışı bırakmayı seçebilirsiniz.tage veya kullanıcı tarafından yapılandırılan trafiktage, ancak en az bir tane s'ye sahip olmalısınıztagetkinleştirildi. Bu e-postalar hakkında bilgi içintages için, Harici Bellek Arayüzlerindeki Intel Agilex FPGA IP Kullanım Kılavuzu'ndaki Varsayılan Trafik Modeli ve Kullanıcı Tarafından Yapılandırılan Trafik Modeli'ne bakın.
• TG2 test süresi parametresi yalnızca varsayılan trafik düzenine uygulanır. Kısa, orta veya sonsuz bir test süresi seçebilirsiniz.
• TG2 Yapılandırma Arayüzü Modu parametresi için iki değerden birini seçebilirsiniz:
  • JTAG: Sistem konsolunda GUI kullanımına izin verir. Daha fazla bilgi için Harici Bellek Arayüzleri Intel Agilex FPGA IP Kullanıcı Kılavuzu'ndaki Trafik Oluşturucu Yapılandırma Arayüzü'ne bakın.
  • İhracat: Trafik modelini kontrol etmek için özel RTL mantığının kullanılmasına izin verir.

Design Ex'i kullanmaampEMIF Hata Ayıklama Araç Seti içeren dosya

EMIF Hata Ayıklama Araç Setini başlatmadan önce cihazınızı bir programlamayla yapılandırdığınızdan emin olun. file EMIF Hata Ayıklama Araç Seti etkinleştirilmiş. EMIF Hata Ayıklama Araç Setini başlatmak için şu adımları izleyin:

1. Intel Quartus Prime yazılımında, Araçlar ➤ Sistem Hata Ayıklama Araçları ➤ Sistem Konsolu'nu seçerek Sistem Konsolunu açın.
2. [Projeniz Intel Quartus Prime yazılımında zaten açıksa bu adımı atlayın.] Sistem Konsolunda SRAM nesnesini yükleyin. file (.sof) (Harici Bellek Arayüzleri Intel Agilex FPGA IP Kullanıcı Kılavuzu'ndaki EMIF Hata Ayıklama Araç Setini Kullanmak için Önkoşullar bölümünde açıklandığı gibi).
3. Hata ayıklamak için örnekleri seçin.
4. EMIF kalibrasyon hata ayıklaması için EMIF Kalibrasyon Hata Ayıklama Araç Setini, Tasarım Örneği Oluşturma bölümünde açıklandığı gibi seçin.ampKalibrasyon Hata Ayıklama Seçeneği ile dosya. Alternatif olarak, Trafik oluşturucu hata ayıklaması için Tasarım Örneği Oluşturma bölümünde açıklandığı gibi EMIF TG Yapılandırma Araç Setini seçin.ampTG Yapılandırma Seçeneğiyle dosya.
5. Ana pencereyi açmak için Araç Setini Aç'a tıklayın. view EMIF Hata Ayıklama Araç Takımının.
6. Programlanan tasarımda birden fazla EMIF örneği varsa sütunu seçin (J'ye giden yol)TAG ana) ve araç setinin etkinleştirileceği EMIF örneğinin bellek arayüzü kimliği.
7. Araç setinin arayüz parametrelerini ve kalibrasyon durumunu okumasına izin vermek için Arayüzü Etkinleştir'e tıklayın.
8. Aynı anda bir arayüzde hata ayıklamanız gerekir; bu nedenle tasarımdaki başka bir arayüze bağlanmak için öncelikle mevcut arayüzü devre dışı bırakmanız gerekir.

Aşağıdakiler eskiampsırasıyla EMIF Kalibrasyon Hata Ayıklama Araç Takımı ve EMIF TG Yapılandırma Araç Takımından rapor dosyaları:.

Not: Kalibrasyon hata ayıklamasıyla ilgili ayrıntılar için, Harici Bellek Arayüzleri Intel Agilex FPGA IP Kullanıcı Kılavuzu'ndaki Harici Bellek Arayüzü Hata Ayıklama Araç Seti ile Hata Ayıklama konusuna bakın.

Not: Trafik oluşturucu hata ayıklamasıyla ilgili ayrıntılar için, Harici Bellek Arayüzleri Intel Agilex FPGA IP Kullanıcı Kılavuzu'ndaki Trafik Oluşturucu Yapılandırması Kullanıcı Arayüzü konusuna bakın.

Tasarım EskiampHarici Bellek Arayüzleri Intel Agilex FPGA IP için dosya açıklaması

EMIF IP'nizi parametrelendirip oluşturduğunuzda sistemin simülasyon ve sentez için dizinler oluşturmasını belirtebilirsiniz. file ayarlar ve oluştururuz file otomatik olarak ayarlar. Ex altında Simülasyon veya Sentez'i seçersenizample Tasarım FileEx'deample Tasarımlar sekmesi, sistem eksiksiz bir simülasyon oluşturur file set veya tam bir sentez file seçiminize göre ayarlayın.

Sentez Tasarımı Örneğiample
Sentez tasarımı eskiampDosya aşağıdaki şekilde gösterilen ana blokları içerir.

• Sentezlenebilir bir Avalon®-MM ex olan bir trafik oluşturucuampParametreli sayıda adrese sahte rastgele okuma ve yazma deseni uygulayan dosya sürücüsü. Trafik oluşturucu ayrıca, yazılı verilerle eşleştiğinden emin olmak için bellekten okunan verileri de izler ve aksi takdirde bir arıza olduğunu iddia eder.
• Aşağıdakileri içeren bellek arayüzünün bir örneği:
  • Avalon-MM arayüzü ile AFI arayüzü arasında geçiş yapan bir bellek denetleyicisi.
  • PHY, okuma ve yazma işlemlerini gerçekleştirmek için bellek denetleyicisi ile harici bellek aygıtları arasında bir arayüz görevi görür.

Şekil 7. Sentez Tasarımı Örneğiample

Not: PLL Paylaşım Modu, DLL Paylaşım Modu veya OCT Paylaşım Modu parametrelerinden bir veya daha fazlası Paylaşım Yok dışında herhangi bir değere ayarlanırsa, sentez tasarımı exampdosya iki trafik oluşturucu/bellek arayüzü örneği içerecektir. İki trafik oluşturucu/bellek arayüzü örneği, parametre ayarlarında tanımlandığı şekilde yalnızca paylaşılan PLL/DLL/OCT bağlantılarıyla ilişkilidir. Trafik oluşturucu/bellek arayüzü örnekleri, bu tür bağlantıları kendi tasarımlarınızda nasıl yapabileceğinizi gösterir.

Simülasyon Tasarımı Example
Simülasyon tasarımı eskiampDosya aşağıdaki şekilde gösterilen ana blokları içerir.

• Eski sentez tasarımının bir örneğiample. Önceki bölümde açıklandığı gibi, sentez tasarımı eskiampDosya bir trafik oluşturucuyu, kalibrasyon bileşenini ve bellek arayüzünün bir örneğini içerir. Bu bloklar, hızlı simülasyon için uygun olan yerlerde varsayılan olarak soyut simülasyon modellerini kullanır.
• Bellek protokolü özelliklerine uyan genel bir model görevi gören bir bellek modeli. Bellek satıcıları sıklıkla kendi özel bellek bileşenleri için kendi web sitelerinden indirebileceğiniz simülasyon modelleri sağlar. webSiteler.
• Genel bir başarılı veya başarısız durumunu bildirmek için harici bellek arayüzü IP'sinden ve trafik oluşturucudan gelen durum sinyallerini izleyen bir durum denetleyicisi.

Şekil 10. Simülasyon Tasarımı Örneğiample

Example Tasarımlar Arayüzü Sekmesi
Parametre düzenleyici bir Ex içerirampTasarımınızı parametreleştirmenize ve oluşturmanıza olanak tanıyan Tasarımlar sekmesiamples.

Harici Bellek Arayüzleri Intel Agilex FPGA IP Design ExampKullanıcı Kılavuzu Arşivleri

IP sürümleri, v19.1'e kadar olan Intel Quartus Prime Design Suite yazılım sürümleriyle aynıdır. Intel Quartus Prime Design Suite yazılımının 19.2 veya sonraki sürümünden itibaren IP'ler yeni bir IP sürüm şemasına sahiptir. Bir IP çekirdek sürümü listelenmiyorsa önceki IP çekirdek sürümünün kullanım kılavuzu geçerli olur.

IP Çekirdek Sürümü	Kullanıcı Kılavuzu
2.4.0	Harici Bellek Arayüzleri Intel Agilex FPGA IP Design ExampKullanıcı Kılavuzu Arşivleri
2.3.0	Harici Bellek Arayüzleri Intel Agilex FPGA IP Design ExampKullanıcı Kılavuzu Arşivleri
2.3.0	Harici Bellek Arayüzleri Intel Agilex FPGA IP Design ExampKullanıcı Kılavuzu Arşivleri
2.1.0	Harici Bellek Arayüzleri Intel Agilex FPGA IP Design ExampKullanıcı Kılavuzu Arşivleri
19.3	Harici Bellek Arayüzleri Intel Agilex FPGA IP Design ExampKullanıcı Kılavuzu Arşivleri

Harici Bellek Arayüzleri için Belge Revizyon Geçmişi Intel Agilex FPGA IP Design ExampKullanıcı Kılavuzu

Belge Sürümü	Intel Quartus Prime Sürümü	IP Sürümü	Değişiklikler
2021.06.21	21.2	2.4.2	İçinde Tasarım Eskiample Hızlı Başlangıç bölüm: • Bir not eklendi Intel Agilex EMIF Design Ex'i Derleme ve Programlamaample başlık. • Başlığı değiştirildi Bir Tasarım Örneği OluşturmakampKalibrasyon Hata Ayıklama Seçeneği içeren dosya başlık. • eklendi Bir Tasarım Örneği OluşturmakampTG Yapılandırma Seçeneğine sahip dosya Ve Design Ex'de Trafik Oluşturucuyu Etkinleştirmeample Konular. • 2, 3 ve 4. adımlar değiştirildi, birkaç şekil güncellendi ve bir not eklendi. Design Ex'i kullanmaampEMIF Hata Ayıklama Araç Seti içeren dosya başlık.
2021.03.29	21.1	2.4.0	İçinde Tasarım Eskiample Hızlı Başlangıç bölüm: • Bir not eklendi Sentezlenebilir EMIF Design Ex'in Oluşturulmasıample Ve EMIF Design Ex'in oluşturulmasıampSimülasyon dosyası Konular. • Güncellendi File Yapı şeması EMIF Design Ex'in oluşturulmasıampSimülasyon dosyası başlık.
2020.12.14	20.4	2.3.0	İçinde Tasarım Eskiample Hızlı Başlangıç bölümünde aşağıdaki değişiklikler yapıldı: • Güncellendi Sentezlenebilir EMIF Design Ex'in Oluşturulmasıample Çoklu EMIF tasarımlarını içerecek konu. • 3. adımdaki şekil güncellendi. EMIF Design Ex'in oluşturulmasıampSimülasyon dosyası başlık.
2020.10.05	20.3	2.3.0	İçinde Tasarım EskiampHızlı Başlangıç ​​Kılavuzu bölümünde aşağıdaki değişiklikler yapıldı: • İçinde EMIF Projesi Oluşturma, 6. adımda görüntüyü güncelledik. • İçinde Sentezlenebilir EMIF Design Ex'in Oluşturulmasıample, 3. adımdaki şekil güncellendi. • İçinde EMIF Design Ex'in oluşturulmasıampSimülasyon dosyası, 3. adımdaki şekil güncellendi. • İçinde Simülasyon ve Donanım Uygulaması, ikinci tablodaki küçük bir yazım hatası düzeltildi. • İçinde Design Ex'i kullanmaampEMIF Hata Ayıklama Araç Seti içeren dosya6. adım değiştirildi, 7. ve 8. adımlar eklendi.
devam etti…

Belge Sürümü	Intel Quartus Prime Sürümü	IP Sürümü	Değişiklikler
2020.04.13	20.1	2.1.0	• İçinde Hakkında bölümündeki tablo değiştirildi. Sürüm Bilgileri başlık. • İçinde Tasarım EskiampHızlı Başlangıç ​​Kılavuzu bölüm: — 7. adım ve ilgili görüntü değiştirildi. Sentezlenebilir EMIF Design Ex'in Oluşturulmasıample başlık. — Değiştirildi Tasarım Örneğinin OluşturulmasıampHata Ayıklama Seçeneği olan dosya başlık. — Değiştirildi Design Ex'i kullanmaampEMIF Hata Ayıklama Araç Seti içeren dosya başlık.
2019.12.16	19.4	2.0.0	• İçinde Tasarım Eskiample Hızlı Başlangıç bölüm: — 6. adımdaki çizim güncellendi EMIF Projesi Oluşturma başlık. — 4. adımdaki çizim güncellendi Sentezlenebilir EMIF Design Ex'in Oluşturulmasıample başlık. — 4. adımdaki çizim güncellendi EMIF Design Ex'in oluşturulmasıampSimülasyon dosyası başlık. — 5. adım değiştirildi EMIF Design Ex'in oluşturulmasıampSimülasyon dosyası başlık. — Değiştirildi Genel Pin Yönergeleri Ve Bitişik Bankalar bölümleri Intel Agilex EMIF IP için Pin Yerleştirme başlık.
2019.10.18	19.3		• İçinde EMIF Projesi Oluşturma konu, görüntüyü 6. maddeyle güncelledi. • İçinde EMIF IP'sini Oluşturma ve Yapılandırma Konu, şekil 1. adımla güncellendi. • Aşağıdaki tabloda Intel Agilex EMIF Parametre Düzenleyici Yönergeleri konu, açıklamayı değiştirdi Pano sekmesi. • İçinde Sentezlenebilir EMIF Design Ex'in Oluşturulmasıample Ve EMIF Design Ex'in oluşturulmasıampSimülasyon dosyası konular, her konunun 3. adımındaki görsel güncellendi. • İçinde EMIF Design Ex'in oluşturulmasıampSimülasyon dosyası konu güncellendi Oluşturulan Simülasyon Tasarımı Örneğiample File Yapı şekli ve şekli takip eden notu değiştirdim. • İçinde Sentezlenebilir EMIF Design Ex'in Oluşturulmasıample Konuya, birden fazla arayüz için bir adım ve bir şekil eklendi.
2019.07.31	19.2	1.2.0	• Katma Harici Bellek Arayüzleri Hakkında Intel Agilex FPGA IP bölüm ve Sürüm Bilgileri. • Güncellenen tarihler ve sürüm numaraları. • Küçük iyileştirmeler Sentez Tasarımı Örneğiample Şekilde gösterilen Sentez Tasarımı Örneğiample başlık.
2019.04.02	19.1		• İlk sürüm.

Harici Bellek Arayüzleri için Belge Revizyon Geçmişi Intel Agilex FPGA IP Design ExampKullanıcı Kılavuzu

Belgeler / Kaynaklar

intel UG-20219 Harici Bellek Arayüzleri Intel Agilex FPGA IP Design Example [pdf] Kullanıcı Kılavuzu UG-20219 Harici Bellek Arayüzleri Intel Agilex FPGA IP Design Example, UG-20219, Harici Bellek Arayüzleri Intel Agilex FPGA IP Design Example, Arayüzler Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Referanslar

• Kullanıcı Kılavuzu