Harici Bellek Arabirimleri Intel Stratix 10 FPGA IP Design Example
Tasarım Eskiample Harici Bellek Arayüzleri için Hızlı Başlangıç Kılavuzu Intel® Stratix® 10 FPGA IP
Yeni bir arayüz ve daha otomatikleştirilmiş tasarım örneğiampdosya akışı Intel® Stratix® 10 harici bellek arayüzleri için mevcuttur. EskiampParametre düzenleyicideki Tasarımlar sekmesi sentez ve simülasyonun oluşturulmasını belirlemenize olanak tanır file EMIF IP'nizi doğrulamak için kullanabileceğiniz ayarlar. Bir eski sevgili oluşturabilirsinizampIntel FPGA geliştirme kiti veya oluşturduğunuz herhangi bir EMIF IP'si için özel olarak dosya tasarımı.
Şekil 1. Genel Tasarım Örneğiample İş Akışları
Şekil 2. EMIF Ex OluşturmaampIntel Stratix 10 Geliştirme Kiti ile Tasarım
EMIF Projesi Oluşturma
Intel Quartus® Prime yazılım sürümü 17.1 ve üzeri için, EMIF IP'yi ve tasarım örneğini oluşturmadan önce bir Intel Quartus Prime projesi oluşturmalısınız.ampley.
- Intel Quartus Prime yazılımını başlatın ve File ➤ Yeni Proje Sihirbazı. Sonrakine tıkla.
- Oluşturmak istediğiniz proje için bir dizin ve ad belirtin. Sonrakine tıkla.
- Boş Projenin seçildiğini doğrulayın. İki kez İleri'ye tıklayın.
- Ad filtresi altına cihazın parça numarasını yazın.
- Kullanılabilir cihazlar altında uygun cihazı seçin.
- Bitir’e tıklayın.
EMIF IP'sini Oluşturma ve Yapılandırma
Aşağıdaki adımlarda EMIF IP'nin nasıl oluşturulacağı ve yapılandırılacağı gösterilmektedir. Bu izlenecek yol bir DDR4 arayüzü oluşturur, ancak adımlar diğer protokoller için de benzerdir.
- IP Kataloğu penceresinde Intel Stratix 10 Harici Bellek Arayüzleri'ni seçin. (IP Kataloğu penceresi görünmüyorsa, View ➤ Yardımcı Windows ➤ IP Kataloğu.)
- IP Parametre Düzenleyicisi'nde EMIF IP'si için bir varlık adı girin (burada sağladığınız ad, file IP için ad) ve bir dizin belirtin. Oluştur'a tıklayın.
- Parametre düzenleyicide, parametreleri EMIF uygulamanızı yansıtacak şekilde yapılandırmanız gereken birden fazla sekme bulunur:
Intel Stratix 10 EMIF Parametre Düzenleyici Yönergeleri
Tablo 1. EMIF Parametre Düzenleyici Yönergeleri
| Parametre Düzenleyici Sekmesi | Kılavuzlar |
| Genel | Aşağıdaki parametrelerin doğru girildiğinden emin olun:
• Cihazın hız derecesi. • Bellek saat frekansı. • PLL referans saat frekansı. |
| Hafıza | • Parametreleri bilgisayara girmek için hafıza cihazınızın veri sayfasına bakın. Hafıza sekmesi.
• Ayrıca ALERT# pini için belirli bir konum girmelisiniz. (Yalnızca DDR4 bellek protokolü için geçerlidir.) |
| Mem G/Ç | • İlk proje incelemeleri için, varsayılan ayarları kullanabilirsiniz.
Bellek G/Ç sekmesi. • Gelişmiş tasarım doğrulaması için, en uygun sonlandırma ayarlarını elde etmek amacıyla kart simülasyonu gerçekleştirmelisiniz. |
| FPGA G/Ç | • İlk proje incelemeleri için, varsayılan ayarları kullanabilirsiniz.
FPGA G/Ç sekmesi. • Gelişmiş tasarım doğrulaması için uygun I/O standartlarını seçmek amacıyla ilgili IBIS modelleriyle kart simülasyonu gerçekleştirmelisiniz. |
| Bellek Zamanlaması | • İlk proje incelemeleri için, varsayılan ayarları kullanabilirsiniz.
Bellek Zamanlaması sekmesi. • Gelişmiş tasarım doğrulaması için parametreleri hafıza cihazınızın veri sayfasına göre girmelisiniz. |
| Pano | • İlk proje incelemeleri için, varsayılan ayarları kullanabilirsiniz.
Pano sekmesi. • Gelişmiş tasarım doğrulaması ve doğru zamanlama kapatması için, simgeler arası girişim (ISI)/karışma ve kart ve paket çarpık bilgilerini doğru bir şekilde elde etmek için kart simülasyonu gerçekleştirmeli ve bunu panele girmelisiniz. Pano sekmesi. |
| Kontrolör | Denetleyici parametrelerini, bellek denetleyiciniz için istenen yapılandırmaya ve davranışa göre ayarlayın. |
| Tanılama | Parametreleri kullanabilirsiniz Tanılama Bellek arayüzünüzü test etmenize ve hata ayıklamanıza yardımcı olacak sekme. |
| Example Tasarımlar | The Example Tasarımlar sekmesi tasarım örneği oluşturmanıza olanak sağlarampSentez ve simülasyon için dosyalar. Oluşturulan tasarım örneğiampdosya, EMIF IP'sinden ve bellek arayüzünü doğrulamak için rastgele trafik üreten bir sürücüden oluşan eksiksiz bir EMIF sistemidir. |
Bireysel parametreler hakkında ayrıntılı bilgi için Intel Stratix 10 Harici Bellek Arayüzleri IP Kullanıcı Kılavuzu'nda bellek protokolünüz için uygun bölüme bakın.
Sentezlenebilir EMIF Design Ex'in Oluşturulmasıample
Intel Stratix 10 geliştirme kiti için Intel Stratix 10 EMIF IP ayarlarının çoğunun varsayılan değerlerinde bırakılması yeterlidir. Sentezlenebilir tasarımı oluşturmak içinample, şu adımları izleyin:
- Tanılama sekmesinde, mevcut hata ayıklama özelliklerine erişim sağlamak için EMIF Hata Ayıklama Araç Takımı/Çip Üzerinde Hata Ayıklama Bağlantı Noktasını ve Sistem İçi Kaynaklar ve Araştırmaları etkinleştirin.
- Ex'deample Tasarımlar sekmesinde Sentez kutusunun işaretli olduğundan emin olun.
- EMIF IP'yi yapılandırın ve Ex Oluştur'a tıklayınampPencerenin sağ üst köşesindeki Tasarım.
- Eski EMIF tasarımı için bir dizin belirtinampdosyasını seçin ve Tamam'a tıklayın. EMIF tasarımının başarılı nesliample aşağıdakileri oluşturur filebir qii dizini altında ayarlanır.
Şekil 3. Oluşturulan Sentezlenebilir Tasarım Örneğiample File Yapı
Not: Simülasyon veya Sentez onay kutusunu seçmezseniz hedef dizin Platform Tasarımcısı tasarımını içerecektir fileIntel Quartus Prime yazılımı tarafından doğrudan derlenemeyen ancak viewPlatform Tasarımcısı altında düzenlendi veya düzenlendi. Bu durumda sentez ve simülasyon oluşturmak için aşağıdaki komutları çalıştırabilirsiniz. file ayarlar.
- Derlenebilir bir proje oluşturmak için hedef dizinde quartus_sh -t make_qii_design.tcl betiğini çalıştırmalısınız.
- Simülasyon projesi oluşturmak için hedef dizinde quartus_sh -t make_sim_design.tcl betiğini çalıştırmalısınız.
İlgili Bilgiler
- Sentez ÖrneğiampTasarım sayfa 19
- DDR10 için Intel Stratix 3 EMIF IP Parametre Açıklamaları
- DDR10 için Intel Stratix 4 EMIF IP Parametre Açıklamaları
- QDRII/II+/Xtreme için Intel Stratix 10 EMIF IP Parametre Açıklamaları
- QDR-IV için Intel Stratix 10 EMIF IP Parametre Açıklamaları
- RLDRAM 10 için Intel Stratix 3 EMIF IP Parametre Açıklamaları
EMIF Design Ex'in oluşturulmasıampSimülasyon dosyası
Intel Stratix 10 geliştirme kiti için Intel Stratix 10 EMIF IP ayarlarının çoğunun varsayılan değerlerinde bırakılması yeterlidir. Eski tasarımı oluşturmak içinampiçin
simülasyon için şu adımları izleyin:
- Tanılama sekmesinde iki kalibrasyon modu arasında seçim yapabilirsiniz: Kalibrasyonu Atla ve Tam Kalibrasyon. (Bu modlara ilişkin ayrıntılar için, bu bölümün ilerleyen kısımlarında yer alan Simülasyona Karşı Donanım Uygulaması konusuna bakın.) Simülasyon süresini azaltmak amacıyla, hızlı simülasyon için Soyut PHY'yi seçin.
- Ex'deample Tasarımlar sekmesinde Simülasyon kutusunun işaretlendiğinden emin olun. Ayrıca gerekli Simülasyon HDL formatını (Verilog veya VHDL) seçin.
- EMIF IP'yi yapılandırın ve Ex Oluştur'a tıklayınampPencerenin sağ üst köşesindeki Tasarım.
- Eski EMIF tasarımı için bir dizin belirtinampdosyasını seçin ve Tamam'a tıklayın.
EMIF tasarımının başarılı nesliample birden çok oluşturur file sim/ed_sim dizini altında desteklenen çeşitli simülatörler için setler.
Şekil 4. Oluşturulan Simülasyon Tasarımı Örneğiample File Yapı
Not: Simülasyon veya Sentez onay kutusunu seçmezseniz hedef dizin Platform Tasarımcısı tasarımını içerecektir fileIntel Quartus Prime yazılımı tarafından doğrudan derlenemeyen ancak viewPlatform Tasarımcısı altında düzenlendi veya düzenlendi. Bu durumda sentez ve simülasyon oluşturmak için aşağıdaki komutları çalıştırabilirsiniz. file ayarlar.
- Derlenebilir bir proje oluşturmak için hedef dizinde quartus_sh -t make_qii_design.tcl betiğini çalıştırmalısınız.
- Simülasyon projesi oluşturmak için hedef dizinde quartus_sh -t make_sim_design.tcl betiğini çalıştırmalısınız.
İlgili Bilgiler
• Simülasyon ÖrneğiampTasarım açık
• Intel Stratix 10 EMIF IP – Bellek IP'sinin Simülasyonu
• Simülasyona Karşı Donanım Uygulaması
Simülasyon ve Donanım Uygulaması
Harici bellek arayüzü simülasyonu için, IP oluşturma sırasında Tanılama sekmesinde kalibrasyonu atlamayı veya tam kalibrasyonu seçebilirsiniz.
EMIF Simülasyon Modelleri
Bu tablo atlama kalibrasyonu ve tam kalibrasyon modellerinin özelliklerini karşılaştırır.
Tablo 2. EMIF Simülasyon Modelleri: Kalibrasyonu Atlama ve Tam Kalibrasyonu Karşılaştırma
| Kalibrasyonu Atla | Tam Kalibrasyon |
| Kullanıcı mantığına odaklanan sistem düzeyinde simülasyon. | Kalibrasyona odaklanan bellek arayüzü simülasyonu. |
| Kalibrasyonun ayrıntıları yakalanmaz. | Tüm e-postaları yakalartagkalibrasyon es. |
| Veri saklama ve alma yeteneğine sahiptir. | Dengeleme, bit başına eğrilik düzeltme vb. içerir. |
| Doğru verimliliği temsil eder. | |
| Tahtanın çarpıklığını dikkate almaz. | |
RTL Simülasyonu ve Donanım Uygulaması
Bu tablo EMIF simülasyonu ile donanım uygulaması arasındaki temel farkları vurgulamaktadır.
Tablo 3. EMIF RTL Simülasyonuna Karşı Donanım Uygulaması
| RTL Simülasyonu | Donanım Uygulaması |
| Nios® başlatma ve kalibrasyon kodu paralel olarak yürütülür. | Nios başlatma ve kalibrasyon kodu sırayla yürütülür. |
| Arayüzler simülasyonda eş zamanlı olarak cal_done sinyal sinyalini ileri sürer. | Tesisat işlemleri kalibrasyonun sırasını belirler ve arayüzler aynı anda cal_done komutunu onaylamaz. |
Tasarım uygulamanız için trafik modellerine dayalı RTL simülasyonları çalıştırmalısınız. RTL simülasyonunun, RTL simülasyonu ile donanım uygulaması arasında gecikme süresinde bir tutarsızlığa neden olabilecek PCB izleme gecikmelerini modellemediğini unutmayın.
ModelSim ile Harici Bellek Arayüzü IP'sinin Simülasyonu
Bu prosedür, eski EMIF tasarımının nasıl simüle edileceğini gösterir.ampley.
- Mentor Graphics* ModelSim yazılımını başlatın ve File ➤ Dizini Değiştir. Oluşturulan tasarım örneğindeki sim/ed_sim/mentor dizinine gidinampdosya klasörü.
- Ekranın alt kısmında Transkript penceresinin görüntülendiğini doğrulayın. Transkript penceresi görünmüyorsa, simgesine tıklayarak görüntüleyin. View ➤ Transkript.
- Transkript penceresinde msim_setup.tcl kaynağını çalıştırın.
- Kaynak msim_setup.tcl'nin çalışması tamamlandıktan sonra, Transkript penceresinde ld_debug komutunu çalıştırın.
- ld_debug'un çalışması tamamlandıktan sonra Nesneler penceresinin görüntülendiğini doğrulayın. Nesneler penceresi görünmüyorsa, öğesine tıklayarak görüntüleyin. View ➤ Nesneler.
- Nesneler penceresinde, simüle etmek istediğiniz sinyalleri sağ tıklayıp Dalga Ekle'yi seçerek seçin.
- Simülasyon için sinyalleri seçmeyi bitirdikten sonra, VTransscript penceresinde run -all komutunu çalıştırın. Simülasyon tamamlanana kadar çalışır.
- Simülasyon görünmüyorsa tıklayın. View ➤ Dalga.
İlgili Bilgiler
Intel Stratix 10 EMIF IP – Bellek IP'sinin Simülasyonu
Intel Stratix 10 EMIF IP için Pin Yerleştirme
Bu konu pin yerleştirmeye ilişkin yönergeler sağlar.
Üzerindeview
Intel Stratix 10 FPGA'ler aşağıdaki yapıya sahiptir:
- Her cihaz 2 ile 3 arasında I/O sütunu içerir.
- Her bir G/Ç sütunu en fazla 12 G/Ç kümesi içerir.
- Her I/O kümesi 4 şerit içerir.
- Her şeritte 12 genel amaçlı I/O (GPIO) pini bulunur.
Genel Pin Yönergeleri
Aşağıdaki noktalar genel pin yönergelerini sağlar:
- Belirli bir harici bellek arayüzünün pinlerinin tek bir G/Ç sütununda bulunduğundan emin olun.
- Birden fazla bankayı kapsayan arayüzler aşağıdaki gereksinimleri karşılamalıdır:
- Bankalar birbirine bitişik olmalıdır. Bitişik bankalar hakkında bilgi için Intel Stratix 10 Harici Bellek Arayüzleri IP Kullanıcı Kılavuzu'na bakın.
- Gecikmeyi en aza indirmek için adres ve komut bankasının bir merkez bankasında bulunması gerekir. Bellek arayüzü çift sayıda banka kullanıyorsa, adres ve komut bankası iki merkez bankasından birinde bulunabilir.
- Kullanılmayan pinler genel amaçlı I/O pinleri olarak kullanılabilir.
- Tüm adres, komut ve ilgili pinler tek bir bankada bulunmalıdır.
- Adres, komut ve veri pinleri aşağıdaki koşullar altında bir bankayı paylaşabilir:
- Adres, komut ve veri pinleri bir G/Ç hattını paylaşamaz.
- Veri pinleri için yalnızca adres ve komut bankasındaki kullanılmayan bir G/Ç hattı kullanılabilir.
Tablo 4. Genel Pin Kısıtlamaları
| Sinyal Türü | Kısıtlama |
| Veri Flaşörü | Bir DQ grubuna ait tüm sinyaller aynı G/Ç şeridinde bulunmalıdır. |
| Veri | İlgili DQ pinleri aynı G/Ç şeridinde bulunmalıdır. Çift yönlü veri hatlarını desteklemeyen protokoller için okuma sinyalleri, yazma sinyallerinden ayrı olarak gruplandırılmalıdır. |
| Adres ve Komut | Adres ve Komut pinleri bir G/Ç kümesinde önceden tanımlanmış konumlarda bulunmalıdır. |
Bitişik Bankalar
Bankaların bitişik olarak değerlendirilmesi için aynı G/Ç sütununda bulunmaları gerekir. Bankaların bitişik olup olmadığını belirlemek için Stratix 10 Genel Amaçlı I'de bulunan Stratix 10 Cihazlarındaki Modüler G/Ç bankalarının Konumu ve Pin Sayımları bölümüne bakın. /Ö
Kullanım Kılavuzu.
Stratix 10 Genel Amaçlı I/O Kullanıcı Kılavuzu'ndaki tablolara başvururken, ' – ' sembolü bulunmadığı sürece gösterilen tüm kümelerin bitişik olduğunu varsaymak güvenlidir; ' – ' simgesi bankanın paket için kefil olmadığını belirtir.
Pin Atamaları
Tüm EMIF I/O pinlerinin konumlarını belirlemek için cihazınızın pin tablosuna başvurmalısınız. Pin tablosuna başvururken banka numaraları, I/O banka indeksleri ve pin adları sağlanır. Adres ve komut pinlerine ait pin indekslerini Intel FPGA üzerinde bulunan Stratix 10 Şema Tablosunda bulabilirsiniz. webalan. Pin atamalarını çeşitli şekillerde gerçekleştirebilirsiniz. Önerilen yaklaşım, bazı arayüz sinyallerini manuel olarak sınırlamak ve gerisini Intel Quartus Prime Tesisatçısının halletmesine izin vermektir. Bu yöntem, bazı arayüz pinlerinin geçerli konumlarını bulmak için pin tablolarına başvurmayı ve bunları .qsf aracılığıyla atamayı içerir. file EMIF tasarımı ex ile oluşturulanample. Bu G/Ç yerleştirme yöntemi için aşağıdaki sinyalleri sınırlamanız gerekir:
- CK0
- Grup başına bir DQS pini
- PLL referans saati
- RZQ
Yukarıdaki kısıtlamalara dayanarak Intel Quartus Prime Fitter, her şeritteki pimleri gerektiği gibi döndürür. Aşağıdaki şekil eski bir kişiyi göstermektedirampAşağıdaki seçimlerle DDR3 x72 arayüzü için pin atamaları dosyası:
- Adres ve komut pini banka 2M'ye yerleştirilir ve 3 şerit gerektirir.
- CK0, banka 8M'deki pin 2 ile sınırlıdır.
- PLL referans saati pinleri, banka 24M'deki 25 ve 2 numaralı pinlerle sınırlandırılmıştır.
- RZQ, banka 26M'deki pin 2 ile sınırlıdır.
- Veriler 2N, 2M ve 2L sıralarına yerleştirilir ve 9 şerit gerektirir.
- DQS grupları 1-4, banka 2N'ye yerleştirilir.
- DQS grubu 0, banka 2M'ye yerleştirilir.
- DQS grupları 5-8, banka 2L'ye yerleştirilir.
Şekil 5. Pin Atamaları Örneğiampdosya: DDR3 x73 Arayüzü
Bu eskiampCK0'ı banka 8M'deki pin 2 ile sınırlamak için .qsf dosyasına aşağıdaki satırı eklersiniz file, uygun pin tablosuna göre:
Yukarıdaki pin atamasının formatı tüm pinlere uygulanabilir:
İlgili Bilgiler
- Intel Stratix 10 Cihazlarındaki Modüler G/Ç Bankaları
- Intel Stratix 10 EMIF IP DDR3
- DDR10 için Intel Stratix 4 EMIF IP'si
- QDRII/II+/Xtreme için Intel Stratix 10 EMIF IP'si
- QDR-IV için Intel Stratix 10 EMIF IP'si
- RLDRAM 10 için Intel Stratix 3 EMIF IP'si
Intel Stratix 10 EMIF Design Ex'i Derleme ve Programlamaample
.qsf dosyasında gerekli pin atamalarını yaptıktan sonra file, eski tasarımı derleyebilirsinizampIntel Quartus Prime yazılımındaki dosya.
- Tasarım örneğini içeren Intel Quartus Prime klasörüne gidinample dizini.
- Intel Quartus Prime projesini açın file, (.qpf).
- Derlemeye başlamak için İşleme ➤ Derlemeyi Başlat'a tıklayın. Derlemenin başarıyla tamamlanması bir .sof oluşturur filetasarımın donanım üzerinde çalışmasını sağlar.
- Cihazınızı derlenmiş tasarımla programlamak için Araçlar ➤ Programcı seçeneğine tıklayarak programlayıcıyı açın.
- Desteklenen cihazları algılamak için programlayıcıda Otomatik Algıla öğesine tıklayın.
- Intel Stratix 10 cihazını seçin ve ardından Değiştir'i seçin File.
- Oluşturulan ed_synth.sof dosyasına gidin file ve Aç'ı seçin.
- Intel Stratix 10 cihazını programlamaya başlamak için Başlat'a tıklayın. Cihaz başarıyla programlandığında pencerenin sağ üst köşesindeki ilerleme çubuğu %100 (Başarılı) değerini göstermelidir.
Intel Stratix 10 EMIF Design Ex'de hata ayıklamaample
EMIF Hata Ayıklama Araç Takımı, harici bellek arayüzü tasarımlarında hata ayıklamaya yardımcı olmak için mevcuttur. Araç seti, okuma ve yazma kenar boşluklarını görüntülemenize ve göz diyagramları oluşturmanıza olanak tanır. Intel Stratix 10 geliştirme kitini programladıktan sonra EMIF Hata Ayıklama Araç Setini kullanarak çalışmasını doğrulayabilirsiniz.
- EMIF Hata Ayıklama Araç Setini başlatmak için Araçlar ➤ Sistem Hata Ayıklama Araçları ➤ Harici Bellek Arayüzü Araç Takımı'na gidin.
- Bağlantıları Başlat'a tıklayın.
- Projeyi cihaza bağla'yı tıklayın. Bir pencere belirir; doğru cihazın seçildiğini ve doğru .sof dosyasının olduğunu doğrulayın file seçildi.
- Bellek Arayüzü Bağlantısı Oluştur'a tıklayın. Tamam'ı tıklatarak varsayılan ayarları kabul edin.
Intel Stratix 10 geliştirme kiti artık EMIF Hata Ayıklama Araç Seti ile çalışacak şekilde ayarlanmıştır ve ilgili seçeneğe çift tıklayarak aşağıdaki raporlardan herhangi birini oluşturabilirsiniz:
- Kalibrasyonu yeniden çalıştırın. Her DQ/DQS pininin kenar boşluklarıyla birlikte DQ/DQS grubu başına kalibrasyon durumunu özetleyen bir kalibrasyon raporu üretir.
- Sürücü Marjı. G/Ç pini başına okuma ve yazma marjlarını özetleyen bir rapor üretir. Bu, kalibrasyon kenar boşluğundan farklıdır çünkü sürücü kenar boşluğu kalibrasyon yerine kullanıcı modu trafiği sırasında yakalanır
- Göz Diyagramı oluşturun. Kalibrasyon veri modellerine dayalı olarak her DQ pini için okuma ve yazma göz diyagramları oluşturur.
- Sonlandırmayı kalibre edin. Farklı sonlandırma değerlerini tarar ve her sonlandırma değerinin sağladığı marjları rapor eder. Bellek arayüzü için en uygun sonlandırmanın seçilmesine yardımcı olması için bu özelliği kullanın.
İlgili Bilgiler
Intel Stratix 10 EMIF IP Hata Ayıklama
Tasarım EskiampHarici Bellek Arayüzleri için dosya açıklaması Intel Stratix 10 FPGA IP
EMIF IP'nizi parametrelendirip oluşturduğunuzda sistemin simülasyon ve sentez için dizinler oluşturmasını belirtebilirsiniz. file ayarlar ve oluştururuz file otomatik olarak ayarlar. Ex altında Simülasyon veya Sentez'i seçersenizample Tasarım FileEx'deample Tasarımlar sekmesi, sistem eksiksiz bir simülasyon oluşturur file set veya tam bir sentez file seçiminize göre ayarlayın.
Sentez Örneğiample Tasarım
Sentez eskiampDosya tasarımı aşağıdaki şekilde gösterilen ana blokları içerir.
- Sentezlenebilir bir Avalon®-MM ex olan bir trafik oluşturucuampParametreli sayıda adrese sahte rastgele okuma ve yazma deseni uygulayan dosya sürücüsü. Trafik oluşturucu ayrıca, yazılı verilerle eşleştiğinden emin olmak için bellekten okunan verileri de izler ve aksi takdirde bir arıza olduğunu iddia eder.
- Aşağıdakileri içeren bellek arayüzünün bir örneği:
- Avalon-MM arayüzü ile AFI arayüzü arasında geçiş yapan bir bellek denetleyicisi.
- PHY, okuma ve yazma işlemlerini gerçekleştirmek için bellek denetleyicisi ile harici bellek aygıtları arasında bir arayüz görevi görür.
Şekil 6. Sentez Örneğiample Tasarım
Ping Pong PHY özelliğini kullanıyorsanız sentezampTasarım, aşağıdaki şekilde gösterildiği gibi, iki bağımsız denetleyici ve ortak bir PHY aracılığıyla iki bağımsız bellek cihazına komutlar veren iki trafik oluşturucuyu içerir.
Şekil 7. Sentez ÖrneğiampPing Pong PHY için Tasarım
RLDRAM 3 kullanıyorsanız sentezdeki trafik oluşturucuampTasarım, aşağıdaki şekilde gösterildiği gibi AFI kullanarak doğrudan PHY ile iletişim kurar.
Şekil 8. Sentez ÖrneğiampRLDRAM 3 Arayüzleri için Tasarım
Not: PLL Paylaşım Modu, DLL Paylaşım Modu veya OCT Paylaşım Modu parametrelerinden bir veya daha fazlası Paylaşım Yok dışında herhangi bir değere ayarlanırsa sentez exampDosya tasarımı iki trafik oluşturucu/bellek arayüzü örneğini içerecektir. İki trafik oluşturucu/bellek arayüzü örneği, parametre ayarlarında tanımlandığı şekilde yalnızca paylaşılan PLL/DLL/OCT bağlantılarıyla ilişkilidir. Trafik oluşturucu/bellek arayüzü örnekleri, bu tür bağlantıları kendi tasarımlarınızda nasıl yapabileceğinizi gösterir.
Not: Intel Quartus Prime Standard Edition Kullanıcı Kılavuzu'nda açıklandığı gibi üçüncü taraf sentez akışı: Üçüncü Taraf Sentez, EMIF IP için desteklenen bir akış değildir.
İlgili Bilgiler
Sentezlenebilir EMIF Design Ex'in Oluşturulmasıampdevam et
Simülasyon Örneğiample Tasarım
Eski simülasyonampDosya tasarımı aşağıdaki şekilde gösterilen ana blokları içerir.
- Eski sentezin bir örneğiamptasarım. Önceki bölümde anlatıldığı gibi, sentezampDosya tasarımı bir trafik oluşturucuyu ve bellek arayüzünün bir örneğini içerir. Bu bloklar, hızlı simülasyon için uygun olan yerlerde varsayılan olarak soyut simülasyon modellerini kullanır.
- Bellek protokolü özelliklerine uyan genel bir model görevi gören bir bellek modeli. Bellek satıcıları sıklıkla kendi özel bellek bileşenleri için kendi web sitelerinden indirebileceğiniz simülasyon modelleri sağlar. webSiteler.
- Genel bir başarılı veya başarısız durumunu bildirmek için harici bellek arayüzü IP'sinden ve trafik oluşturucudan gelen durum sinyallerini izleyen bir durum denetleyicisi.
Şekil 9. Simülasyon Örneğiample Tasarım
Ping Pong PHY özelliğini kullanıyorsanız simülasyon örneğiampTasarım, aşağıdaki şekilde gösterildiği gibi, iki bağımsız denetleyici ve ortak bir PHY aracılığıyla iki bağımsız bellek cihazına komutlar veren iki trafik oluşturucuyu içerir.
Şekil 10. Simülasyon ÖrneğiampPing Pong PHY için Tasarım
RLDRAM 3 kullanıyorsanız simülasyondaki trafik oluşturucuampTasarım, aşağıdaki şekilde gösterildiği gibi AFI kullanarak doğrudan PHY ile iletişim kurar.
Şekil 11. Simülasyon ÖrneğiampRLDRAM 3 Arayüzleri için Tasarım
İlgili Bilgiler
EMIF Design Ex'in oluşturulmasıampSimülasyon dosyası açık
Example Tasarımlar Arayüzü Sekmesi
Parametre düzenleyici bir Ex içerirampEski tasarımlarınızı parametreleştirmenize ve oluşturmanıza olanak tanıyan Tasarımlar sekmesiample tasarımlar.l
Mevcut Eskiample Tasarımlar Bölümü
Tasarım seç açılır menüsü istediğiniz eski modeli seçmenize olanak sağlar.amptasarım. Şu anda EMIF Example Design mevcut tek seçenektir ve varsayılan olarak seçilidir.
Harici Bellek Arayüzleri için Belge Revizyon Geçmişi Intel Stratix 10 FPGA IP Design ExampKullanıcı Kılavuzu
| Belge Sürümü | Intel Quartus Prime Sürümü | Değişiklikler |
| 2021.03.29 | 21.1 | • İçinde Example Tasarım Hızlı Başlangıç bölümde NCSim* simülatörüne yapılan referanslar kaldırıldı. |
| 2018.09.24 | 18.1 | • Güncellenmiş rakamlar Sentezlenebilir EMIF Design Ex'in Oluşturulmasıample Ve EMIF Design Ex'in oluşturulmasıampSimülasyon dosyası Konular. |
| 2018.05.07 | 18.0 | • Belge başlığı değiştirildi Intel Stratix 10 Harici Bellek Arayüzleri IP Design ExampKullanıcı Kılavuzu ile Harici Bellek Arabirimleri Intel Stratix 10 FPGA IP Design ExampKullanıcı Kılavuzu.
• Madde işaret noktaları düzeltildi Üzerindeview bölümü Intel Stratix 10 EMIF IP için Pin Yerleştirme başlık. |
| Tarih | Sürüm | Değişiklikler |
| Kasım 2017 | 2017.11.06 | İlk sürüm. |
Intel Kurumu. Tüm hakları Saklıdır. Intel, Intel logosu ve diğer Intel markaları, Intel Corporation'ın veya yan kuruluşlarının ticari markalarıdır. Intel, FPGA ve yarı iletken ürünlerinin Intel'in standart garantisine uygun olarak mevcut teknik özelliklere göre performansını garanti eder, ancak herhangi bir zamanda herhangi bir bildirimde bulunmaksızın herhangi bir ürün ve hizmette değişiklik yapma hakkını saklı tutar. Intel, yazılı olarak açıkça kabul etmedikçe, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanılmasından kaynaklanan hiçbir sorumluluk veya yükümlülük kabul etmez. Intel müşterilerinin, yayınlanmış herhangi bir bilgiye güvenmeden ve ürün veya hizmet siparişi vermeden önce cihaz özelliklerinin en son sürümünü edinmeleri önerilir. *Diğer adlar ve markalar başkalarının mülkiyetinde olabilir.
Belgeler / Kaynaklar
 |
intel Harici Bellek Arayüzleri Intel Stratix 10 FPGA IP Design Example [pdf] Kullanıcı Kılavuzu Harici Bellek Arabirimleri Intel Stratix 10 FPGA IP Design Exampdosya, Harici, Bellek Arayüzleri Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Tasarım Exampdosya, 10 FPGA IP Tasarım Örneğiample |
