UG-20219 Externe geheugeninterfaces Intel Agilex FPGA IP Design Example
Over de externe geheugeninterfaces Intel® Agilex™ FPGA IP
Vrijgave-informatie
IP-versies zijn hetzelfde als de Intel® Quartus® Prime Design Suite-softwareversies tot v19.1. Vanaf Intel Quartus Prime Design Suite-softwareversie 19.2 of hoger hebben IP-cores een nieuw IP-versiebeheerschema. Het IP-versieschema (XYZ)-nummer verandert van de ene softwareversie naar de andere. Een verandering in:
- X duidt op een ingrijpende herziening van het IP. Als u uw Intel Quartus Prime-software bijwerkt, moet u het IP-adres opnieuw genereren.
- Y geeft aan dat het IP-adres nieuwe functies bevat. Genereer uw IP opnieuw om deze nieuwe functies op te nemen.
- Z geeft aan dat het IP-adres kleine wijzigingen bevat. Genereer uw IP opnieuw om deze wijzigingen op te nemen.
Item Beschrijving IP-versie 2.4.2 Intel Kwarts Prime 21.2 Releasedatum 2021.06.21
Ontwerp Example Snelstartgids voor externe geheugeninterfaces Intel Agilex™ FPGA IP
Een geautomatiseerd ontwerp bijvample flow is beschikbaar voor Intel Agilex™ externe geheugeninterfaces. De Genereer Example Designs-knop op de ExampOp het tabblad Ontwerpen kunt u bijvoorbeeld het synthese- en simulatieontwerp specificeren en genererenample file sets die u kunt gebruiken om uw EMIF IP te valideren. U kunt een ontwerp genereren, bijvampbestand dat overeenkomt met de Intel FPGA-ontwikkelkit, of voor elk EMIF IP-adres dat u genereert. U kunt het ontwerp bijvample ter ondersteuning van uw evaluatie, of als uitgangspunt voor uw eigen systeem.
Algemeen ontwerp Vbampde Workflows
Een EMIF-project opzetten
Voor de Intel Quartus Prime-softwareversie 17.1 en hoger moet u een Intel Quartus Prime-project maken voordat u het EMIF IP-adres genereert en ex ontwerptampik.
- Start de Intel Quartus Prime-software en selecteer File ➤ Nieuwe projectwizard. Klik op Volgende. Ontwerp bijvample Snelstartgids voor externe geheugeninterfaces Intel Agilex™ FPGA IP
- Geef een map op ( ), een naam voor het Intel Quartus Prime-project ( ), en een ontwerpentiteitsnaam op het hoogste niveau ( ) die u wilt maken. Klik op Volgende.
- Controleer of Leeg project is geselecteerd. Klik twee keer op Volgende.
- Selecteer onder Familie de optie Intel Agilex.
- Typ onder Naamfilter het onderdeelnummer van het apparaat.
- Selecteer onder Beschikbare apparaten het juiste apparaat.
- Klik op Voltooien.
Het genereren en configureren van het EMIF IP
De volgende stappen illustreren hoe u het EMIF IP-adres genereert en configureert. Deze walkthrough creëert een DDR4-interface, maar de stappen zijn vergelijkbaar voor andere protocollen. (Deze stappen volgen de IP Catalog-stroom (op zichzelf staand); als u ervoor kiest om in plaats daarvan de Platform Designer-stroom (systeem) te gebruiken, zijn de stappen vergelijkbaar.)
- In het venster IP Catalog selecteert u Externe geheugeninterfaces Intel Agilex FPGA IP. (Als het IP Catalog-venster niet zichtbaar is, selecteert u View ➤ IP-catalogus.)
- Geef in de IP-parametereditor een entiteitsnaam op voor het EMIF-IP (de naam die u hier opgeeft wordt de file naam voor het IP-adres) en geef een map op. Klik op Maken.
- De parametereditor heeft meerdere tabbladen waar u parameters moet configureren om uw EMIF-implementatie weer te geven.
Richtlijnen voor Intel Agilex EMIF-parametereditor
Dit onderwerp biedt richtlijnen op hoog niveau voor het parametriseren van de tabbladen in de Intel Agilex EMIF IP-parametereditor.
Tabel 1. Richtlijnen voor EMIF-parametereditor
| Tabblad Parametereditor | Richtlijnen |
| Algemeen | Zorg ervoor dat de volgende parameters correct zijn ingevoerd:
• De snelheidsklasse voor het apparaat. • De geheugenklokfrequentie. • De PLL-referentieklokfrequentie. |
| Geheugen | • Raadpleeg het gegevensblad van uw geheugenapparaat om de parameters op de in te voeren Geheugen tabblad.
• U dient ook een specifieke locatie voor de ALERT#-pincode in te voeren. (Alleen van toepassing op het DDR4-geheugenprotocol.) |
| Mem I/O | • Voor initiële projectonderzoeken kunt u de standaardinstellingen op de
Mem I/O tabblad. • Voor geavanceerde ontwerpvalidatie moet u een bordsimulatie uitvoeren om optimale afsluitinstellingen af te leiden. |
| FPGA-I/O | • Voor initiële projectonderzoeken kunt u de standaardinstellingen op de
FPGA-I/O tabblad. • Voor geavanceerde ontwerpvalidatie moet u bordsimulatie uitvoeren met bijbehorende IBIS-modellen om de juiste I/O-standaarden te selecteren. |
| Mem-timing | • Voor initiële projectonderzoeken kunt u de standaardinstellingen op de
Mem-timing tabblad. • Voor geavanceerde ontwerpvalidatie moet u parameters invoeren volgens het gegevensblad van uw geheugenapparaat. |
| Beheerder | Stel de controllerparameters in op basis van de gewenste configuratie en gedrag voor uw geheugencontroller. |
| Diagnostiek | U kunt de parameters op het Diagnostiek tabblad om te helpen bij het testen en debuggen van uw geheugeninterface. |
| Example ontwerpen | De Example ontwerpen Met het tabblad kunt u ontwerp genereren, bijvampbestanden voor synthese en voor simulatie. Het gegenereerde ontwerp example is een compleet EMIF-systeem dat bestaat uit de EMIF IP en een stuurprogramma dat willekeurig verkeer genereert om de geheugeninterface te valideren. |
Voor gedetailleerde informatie over individuele parameters raadpleegt u het betreffende hoofdstuk voor uw geheugenprotocol in de Externe geheugeninterfaces Intel Agilex FPGA IP-gebruikershandleiding.
Het synthetiseerbare EMIF-ontwerp genereren Vbample
Voor de Intel Agilex ontwikkelingskit is het voldoende om de meeste Intel Agilex EMIF IP-instellingen op hun standaardwaarden te laten staan. Om het synthetiseerbare ontwerp te genereren, bijvample, volg deze stappen:
- op de exampOp het tabblad Ontwerpen moet u ervoor zorgen dat het vakje Synthese is aangevinkt.
- Als u een enkele interface implementeert, bijvample ontwerp, configureer de EMIF IP en klik op File➤ Opslaan om de huidige instelling op te slaan in de gebruikers-IP-variatie file ( .ip).
- Als u een exampbestandsontwerp met meerdere interfaces, geef Aantal IP's op voor het gewenste aantal interfaces. U kunt zien dat het totale aantal EMIF-ID's hetzelfde is als het geselecteerde aantal IP's. Volg deze stappen om elke interface te configureren:
- Selecteer het Cal-IP om de verbinding van de interface met het kalibratie-IP te specificeren.
- Configureer de EMIF IP dienovereenkomstig op alle tabbladen van de Parameter Editor.
- Keer terug naar bijvample Ontwerp en klik op Vastleggen op de gewenste EMIF-ID.
- Herhaal stap a tot en met c voor alle EMIF-ID's.
- U kunt op de knop Wissen klikken om de vastgelegde parameters te verwijderen en stap a tot en met c herhalen om wijzigingen aan te brengen in het EMIF IP-adres.
- Klik File➤ Opslaan om de huidige instelling op te slaan in de gebruikers-IP-variatie file ( .ip).
- Als u een enkele interface implementeert, bijvample ontwerp, configureer de EMIF IP en klik op File➤ Opslaan om de huidige instelling op te slaan in de gebruikers-IP-variatie file ( .ip).
- Klik op Genereer Example Ontwerp in de rechterbovenhoek van het venster.
- Geef een map op voor het EMIF-ontwerp, bijvoorbeeldampbestand en klik op OK. Succesvolle generatie van het EMIF-ontwerp example creëert het volgende fileingesteld onder een qii-directory.
- Klik File ➤ Afsluiten om het venster IP Parameter Editor Pro af te sluiten. Het systeem vraagt: Recente wijzigingen zijn niet gegenereerd. Nu genereren? Klik op Nee om door te gaan met de volgende stroom.
- Om de ex te openenample ontwerp, klik File ➤ Open Project en navigeer naar het /ample_name>/qii/ed_synth.qpf en klik op Openen.
Opmerking: Voor informatie over het samenstellen en programmeren van het ontwerp example, verwijzen naar
Compileren en programmeren van het Intel Agilex EMIF-ontwerp Exampik.
Figuur 4. Gegenereerd synthetiseerbaar ontwerp, bijvample File Structuur
Voor informatie over het bouwen van een systeem met twee of meer externe geheugeninterfaces, zie Een Design Ex makenampbestand met meerdere EMIF-interfaces, in de Externe geheugeninterfaces Intel Agilex FPGA IP-gebruikershandleiding. Voor informatie over het debuggen van meerdere interfaces raadpleegt u Enabling the EMIF Toolkit in an Existing Design in de External Memory Interfaces Intel Agilex FPGA IP User Guide.
Opmerking: Als u het selectievakje Simulatie of Synthese niet inschakelt, bevat de doelmap alleen Platform Designer-ontwerp files, die niet rechtstreeks door de Intel Quartus Prime-software kunnen worden gecompileerd, maar die u wel kunt view of bewerk deze in de Platform Designer. In deze situatie kunt u de volgende opdrachten uitvoeren om synthese en simulatie te genereren file sets.
- Om een compileerbaar project te maken, moet u het quartus_sh -t make_qii_design.tclscript in de doelmap uitvoeren.
- Om een simulatieproject te maken, moet u het script quartus_sh -t make_sim_design.tcl in de doelmap uitvoeren.
Opmerking: Als u een ontwerp heeft gegenereerd, bijvample en er vervolgens wijzigingen in aanbrengen in de parametereditor, moet u het ontwerp example om uw wijzigingen geïmplementeerd te zien. Het nieuw gegenereerde ontwerp example overschrijft het bestaande ontwerp niet example files.
Het EMIF-ontwerp genereren Example voor Simulatie
Voor de Intel Agilex ontwikkelingskit is het voldoende om de meeste Intel Agilex EMIF IP-instellingen op hun standaardwaarden te laten staan. Om het ontwerp te genereren, bijvampbestand voor simulatie, volg deze stappen:
- op de exampOp het tabblad Ontwerpen moet u ervoor zorgen dat het vakje Simulatie is aangevinkt. Kies ook het vereiste Simulatie HDL-formaat, Verilog of VHDL.
- Configureer de EMIF IP en klik File ➤ Opslaan om de huidige instelling op te slaan in de gebruikers-IP-variatie file ( .ip).
- Klik op Genereer Example Ontwerp in de rechterbovenhoek van het venster.
- Geef een map op voor het EMIF-ontwerp, bijvoorbeeldampbestand en klik op OK. Succesvolle generatie van het EMIF-ontwerp example creëert meerdere file sets voor verschillende ondersteunde simulators, onder een map sim/ed_sim.
- Klik File ➤ Afsluiten om het venster IP Parameter Editor Pro af te sluiten. Het systeem vraagt: Recente wijzigingen zijn niet gegenereerd. Nu genereren? Klik op Nee om door te gaan met de volgende stroom.
Gegenereerd simulatieontwerp bijvample File Structuur
Opmerking: De externe geheugeninterfaces Intel Agilex FPGA IP ondersteunt momenteel alleen de VCS-, ModelSim/QuestaSim- en Xcelium-simulators. Aanvullende simulatorondersteuning is gepland in toekomstige releases.
Opmerking: Als u het selectievakje Simulatie of Synthese niet inschakelt, bevat de doelmap alleen Platform Designer-ontwerp files, die niet rechtstreeks door de Intel Quartus Prime-software kunnen worden gecompileerd, maar die u wel kunt view of bewerk deze in de Platform Designer. In deze situatie kunt u de volgende opdrachten uitvoeren om synthese en simulatie te genereren file sets.
- Om een compileerbaar project te maken, moet u het script quartus_sh -t make_qii_design.tcl in de doelmap uitvoeren.
- Om een simulatieproject te maken, moet u het script quartus_sh -t make_sim_design.tcl in de doelmap uitvoeren.
Opmerking: Als u een ontwerp heeft gegenereerd, bijvample en er vervolgens wijzigingen in aanbrengen in de parametereditor, moet u het ontwerp example om uw wijzigingen geïmplementeerd te zien. Het nieuw gegenereerde ontwerp example overschrijft het bestaande ontwerp niet example files.
Simulatie versus hardware-implementatie
Voor simulatie van een externe geheugeninterface kunt u tijdens het genereren van IP-adressen op het tabblad Diagnostiek kiezen tussen kalibratie overslaan of volledige kalibratie op het tabblad Diagnostiek.
EMIF-simulatiemodellen
Deze tabel vergelijkt de kenmerken van de modellen voor overslaan en volledige kalibratie.
Tabel 2. EMIF-simulatiemodellen: kalibratie overslaan versus volledige kalibratie
| Kalibratie overslaan | Volledige kalibratie |
| Simulatie op systeemniveau gericht op gebruikerslogica. | Geheugeninterfacesimulatie gericht op kalibratie. |
| Details van de kalibratie worden niet vastgelegd. | Vangt alle s optages van kalibratie. |
| Heeft de mogelijkheid om gegevens op te slaan en op te halen. | Inclusief nivellering, scheefstand per bit, enz. |
| Vertegenwoordigt nauwkeurige efficiëntie. | |
| Houdt geen rekening met scheeftrekken van het bord. | |
RTL-simulatie versus hardware-implementatie
Deze tabel belicht de belangrijkste verschillen tussen EMIF-simulatie en hardware-implementatie.
Tabel 3. EMIF RTL-simulatie versus hardware-implementatie
| RTL-simulatie | Hardware-implementatie |
| Nios®-initialisatie- en kalibratiecode worden parallel uitgevoerd. | Nios-initialisatie- en kalibratiecode worden opeenvolgend uitgevoerd. |
| Interfaces zorgen tegelijkertijd voor het cal_done-signaal tijdens de simulatie. | Fitter-bewerkingen bepalen de volgorde van kalibratie, en interfaces doen niet tegelijkertijd cal_done gelden. |
U moet RTL-simulaties uitvoeren op basis van verkeerspatronen voor de toepassing van uw ontwerp. Houd er rekening mee dat RTL-simulatie geen PCB-trace-vertragingen modelleert, wat een discrepantie in de latentie tussen RTL-simulatie en hardware-implementatie kan veroorzaken.
Externe geheugeninterface IP simuleren met ModelSim
Deze procedure laat zien hoe u het EMIF-ontwerp kunt simuleren, bijvampik.
- Start de Mentor Graphics* ModelSim-software en selecteer File ➤ Telefoonboek wijzigen. Navigeer naar de map sim/ed_sim/mentor binnen het gegenereerde ontwerp example map.
- Controleer of het transcriptievenster onder aan het scherm wordt weergegeven. Als het transcriptievenster niet zichtbaar is, kunt u het weergeven door erop te klikken View ➤ Afschrift.
- Voer in het transcriptievenster source msim_setup.tcl uit.
- Nadat de bron msim_setup.tcl is uitgevoerd, voert u ld_debug uit in het transcriptievenster.
- Nadat ld_debug is uitgevoerd, controleert u of het venster Objecten wordt weergegeven. Als het venster Objecten niet zichtbaar is, kunt u het weergeven door erop te klikken View ➤ Objecten.
- Selecteer in het venster Objecten de signalen die u wilt simuleren door met de rechtermuisknop te klikken en Wave toevoegen te selecteren.
- Nadat u klaar bent met het selecteren van de signalen voor simulatie, voert u run -all uit in het Transcript-venster. De simulatie loopt totdat deze is voltooid.
- Als de simulatie niet zichtbaar is, klikt u op View ➤ Zwaai.
Pinplaatsing voor Intel Agilex EMIF IP
In dit onderwerp vindt u richtlijnen voor het plaatsen van pins.
Overview
Intel Agilex FPGA's hebben de volgende structuur:
- Elk apparaat bevat maximaal 8 I/O-banken.
- Elke I/O-bank bevat 2 sub-I/O-banken.
- Elke sub-I/O-bank bevat 4 rijstroken.
- Elke baan bevat 12 algemene I/O-pinnen (GPIO).
Algemene pinrichtlijnen
Hieronder volgen algemene pinrichtlijnen.
Opmerking: Voor meer gedetailleerde pininformatie raadpleegt u het gedeelte Intel Agilex FPGA EMIF IP Pin and Resource Planning in het protocolspecifieke hoofdstuk voor uw externe geheugenprotocol in de Gebruikershandleiding voor externe geheugeninterfaces Intel Agilex FPGA IP.
- Zorg ervoor dat de pinnen voor een bepaalde externe geheugeninterface zich in dezelfde I/O-rij bevinden.
- Interfaces die meerdere banken omvatten, moeten aan de volgende vereisten voldoen:
- De oevers moeten aan elkaar grenzen. Voor informatie over aangrenzende banken raadpleegt u het onderwerp EMIF Architecture: I/O Bank in de External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Alle adressen, opdrachten en bijbehorende pinnen moeten zich binnen één subbank bevinden.
- Adres-, commando- en datapinnen kunnen een subbank delen onder de volgende voorwaarden:
- Adres-, commando- en datapinnen kunnen geen I/O-baan delen.
- Alleen een ongebruikte I/O-laan in de adres- en commandobank kan datapinnen bevatten.
Tabel 4. Algemene pinbeperkingen
| Signaaltype | Beperking |
| Gegevens stroboscoop | Alle signalen die tot een DQ-groep behoren, moeten zich in dezelfde I/O-baan bevinden. |
| Gegevens | Gerelateerde DQ-pinnen moeten zich in dezelfde I/O-baan bevinden. Voor protocollen die geen bidirectionele datalijnen ondersteunen, moeten leessignalen afzonderlijk van schrijfsignalen worden gegroepeerd. |
| Adres en commando | Adres- en opdrachtpinnen moeten zich op vooraf gedefinieerde locaties binnen een I/O-subbank bevinden. |
Opmerking: Voor meer gedetailleerde pininformatie raadpleegt u het gedeelte Intel Agilex FPGA EMIF IP Pin and Resource Planning in het protocolspecifieke hoofdstuk voor uw externe geheugenprotocol in de Gebruikershandleiding voor externe geheugeninterfaces Intel Agilex FPGA IP.
- Zorg ervoor dat de pinnen voor een bepaalde externe geheugeninterface zich in dezelfde I/O-rij bevinden.
- Interfaces die meerdere banken omvatten, moeten aan de volgende vereisten voldoen:
- De oevers moeten aan elkaar grenzen. Voor informatie over aangrenzende banken raadpleegt u het onderwerp EMIF Architecture: I/O Bank in de External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Alle adressen, opdrachten en bijbehorende pinnen moeten zich binnen één subbank bevinden.
- Adres-, commando- en datapinnen kunnen een subbank delen onder de volgende voorwaarden:
- Adres-, commando- en datapinnen kunnen geen I/O-baan delen.
- Alleen een ongebruikte I/O-laan in de adres- en commandobank kan datapinnen bevatten.
Een ontwerp genereren bijvampbestand met de TG-configuratieoptie
Het gegenereerde EMIF-ontwerp example bevat een verkeersgeneratorblok (TG). Standaard is het ontwerp bijvample gebruikt een eenvoudig TG-blok (altera_tg_avl) dat alleen kan worden gereset om een hardgecodeerd verkeerspatroon opnieuw te starten. Indien nodig kunt u ervoor kiezen om in plaats daarvan een configureerbare verkeersgenerator (TG2) in te schakelen. In de configureerbare verkeersgenerator (TG2) (altera_tg_avl_2) kunt u het verkeerspatroon in realtime configureren via controleregisters, wat betekent dat u het ontwerp niet opnieuw hoeft te compileren om het verkeerspatroon te wijzigen of opnieuw te starten. Deze verkeersgenerator biedt nauwkeurige controle over het type verkeer dat via de EMIF-controle-interface wordt verzonden. Bovendien biedt het statusregisters die gedetailleerde foutinformatie bevatten.
De verkeersgenerator inschakelen in een ontwerp Example
U kunt de configureerbare verkeersgenerator inschakelen via het tabblad Diagnostiek in de EMIF-parametereditor. Om de configureerbare verkeersgenerator in te schakelen, schakelt u Configureerbare Avalon-verkeersgenerator 2.0 gebruiken in op het tabblad Diagnostiek.
Figuur 6.
- U kunt ervoor kiezen om de standaard verkeerspatronen uit te schakelentage of het door de gebruiker geconfigureerde verkeer stage, maar je moet minstens één s hebbentage ingeschakeld. Voor informatie over deze ztages, raadpleeg Standaardverkeerspatroon en Door gebruiker geconfigureerd verkeerspatroon in de Externe geheugeninterfaces Intel Agilex FPGA IP-gebruikershandleiding.
- De parameter TG2-testduur is alleen van toepassing op het standaardverkeerspatroon. U kunt een testduur van kort, gemiddeld of oneindig kiezen.
- U kunt een van de twee waarden kiezen voor de parameter TG2 Configuration Interface Mode:
- JTAG: Maakt gebruik van een GUI in de systeemconsole mogelijk. Voor meer informatie raadpleegt u Configuratie-interface voor verkeersgenerator in de Gebruikershandleiding voor externe geheugeninterfaces Intel Agilex FPGA IP.
- Exporteren: Maakt het gebruik van aangepaste RTL-logica mogelijk om het verkeerspatroon te controleren.
Het ontwerp gebruiken Exampbestand met de EMIF Debug Toolkit
Voordat u de EMIF Debug Toolkit start, moet u ervoor zorgen dat u uw apparaat met een programmering hebt geconfigureerd file waarvoor de EMIF Debug Toolkit is ingeschakeld. Volg deze stappen om de EMIF Debug Toolkit te starten:
- Open in de Intel Quartus Prime-software de Systeemconsole door Extra ➤ Hulpprogramma's voor systeemfoutopsporing ➤ Systeemconsole te selecteren.
- [Sla deze stap over als uw project al geopend is in de Intel Quartus Prime-software.] Laad in de systeemconsole het SRAM-object file (.sof) waarmee u het bord hebt geprogrammeerd (zoals beschreven in Vereisten voor het gebruik van de EMIF Debug Toolkit, in de Externe geheugeninterfaces Intel Agilex FPGA IP-gebruikershandleiding).
- Selecteer exemplaren waarvoor u fouten wilt opsporen.
- Selecteer EMIF Calibration Debug Toolkit voor foutopsporing bij EMIF-kalibratie, zoals beschreven in Een ontwerp genereren Exampbestand met de optie Kalibratiefoutopsporing. U kunt ook de EMIF TG Configuration Toolkit selecteren voor het debuggen van verkeersgeneratoren, zoals beschreven in Een Design Ex genererenampbestand met de TG-configuratieoptie.
- Klik op Open Toolkit om het hoofdbestand te openen view van de EMIF-foutopsporingstoolkit.
- Als er meerdere EMIF-instanties in het geprogrammeerde ontwerp zijn, selecteert u de kolom (pad naar JTAG master) en geheugeninterface-ID van de EMIF-instantie waarvoor de toolkit moet worden geactiveerd.
- Klik op Interface activeren zodat de toolkit de interfaceparameters en kalibratiestatus kan lezen.
- U moet één interface tegelijk debuggen; Om verbinding te maken met een andere interface in het ontwerp, moet u daarom eerst de huidige interface deactiveren.
De volgende zijn exampbestanden met rapporten van respectievelijk de EMIF Calibration Debug Toolkit en de EMIF TG Configuration Toolkit:.
Opmerking: Voor meer informatie over foutopsporing bij kalibratie raadpleegt u Debugging with the External Memory Interface Debug Toolkit in de External Memory Interfaces Intel Agilex FPGA IP User Guide.
Opmerking: Voor meer informatie over het debuggen van verkeersgeneratoren, raadpleegt u de gebruikersinterface van de configuratie van de verkeersgenerator in de gebruikershandleiding voor externe geheugeninterfaces Intel Agilex FPGA IP.
Ontwerp Example Beschrijving voor externe geheugeninterfaces Intel Agilex FPGA IP
Wanneer u uw EMIF IP parametriseert en genereert, kunt u opgeven dat het systeem mappen voor simulatie en synthese aanmaakt file sets, en genereer de file wordt automatisch ingesteld. Als u Simulatie of Synthese selecteert onder Examphet ontwerp Files op de Example Ontwerpen tabblad, creëert het systeem een volledige simulatie file set of een volledige synthese file ingesteld, in overeenstemming met uw selectie.
Syntheseontwerp bijvample
Het syntheseontwerp example bevat de belangrijkste blokken die in de onderstaande afbeelding worden weergegeven.
- Een verkeersgenerator, een synthetiseerbare Avalon®-MM example-stuurprogramma dat een pseudo-willekeurig patroon van lees- en schrijfbewerkingen implementeert naar een geparametreerd aantal adressen. De verkeersgenerator bewaakt ook de gegevens die uit het geheugen worden gelezen om er zeker van te zijn dat deze overeenkomen met de geschreven gegevens en anders een fout meldt.
- Een exemplaar van de geheugeninterface, inclusief:
- Een geheugencontroller die bemiddelt tussen de Avalon-MM-interface en de AFI-interface.
- De PHY, die dient als interface tussen de geheugencontroller en externe geheugenapparaten om lees- en schrijfbewerkingen uit te voeren.
Figuur 7. Syntheseontwerp bijvample
Opmerking: Als een of meer van de parameters PLL Sharing Mode, DLL Sharing Mode of OCT Sharing Mode zijn ingesteld op een andere waarde dan No Sharing, wordt het syntheseontwerp exampbestand zal twee verkeersgenerator/geheugeninterface-instanties bevatten. De twee verkeersgenerator/geheugeninterface-instanties zijn alleen met elkaar verbonden via gedeelde PLL/DLL/OCT-verbindingen, zoals gedefinieerd door de parameterinstellingen. De verkeersgenerator/geheugeninterface-instanties laten zien hoe u dergelijke verbindingen in uw eigen ontwerpen kunt maken.
Simulatieontwerp Bijvample
Het simulatieontwerp bijvample bevat de belangrijkste blokken die in de volgende afbeelding worden weergegeven.
- Een voorbeeld van het syntheseontwerp example. Zoals beschreven in de vorige sectie, is het syntheseontwerp example bevat een verkeersgenerator, een kalibratiecomponent en een exemplaar van de geheugeninterface. Deze blokken zijn standaard abstracte simulatiemodellen waar geschikt voor snelle simulatie.
- Een geheugenmodel dat fungeert als een generiek model dat voldoet aan de geheugenprotocolspecificaties. Vaak bieden geheugenleveranciers simulatiemodellen voor hun specifieke geheugencomponenten, die u van hun kunt downloaden webplaatsen.
- Een statuschecker, die de statussignalen van de externe geheugeninterface IP en de verkeersgenerator bewaakt, om een algehele geslaagde of mislukte toestand te signaleren.
Figuur 10. Simulatieontwerp bijvample
Example Ontwerpen Interface Tab
De parametereditor bevat een Example Ontwerpen tabblad waarmee u uw ontwerp kunt parametreren en genererenamples.
Externe geheugeninterfaces Intel Agilex FPGA IP-ontwerp Example Gebruikershandleiding Archieven
IP-versies zijn hetzelfde als de Intel Quartus Prime Design Suite-softwareversies tot v19.1. Vanaf Intel Quartus Prime Design Suite-softwareversie 19.2 of hoger hebben IP's een nieuw IP-versiebeheerschema. Als er geen IP-kernversie wordt vermeld, is de gebruikershandleiding voor de vorige IP-kernversie van toepassing.
Documentrevisiegeschiedenis voor externe geheugeninterfaces Intel Agilex FPGA IP Design Exampde Gebruikershandleiding
| Documentversie | Intel Quartus Prime-versie | IP-versie | Wijzigingen |
| 2021.06.21 | 21.2 | 2.4.2 | In de Ontwerp Example Snelle start hoofdstuk:
• Een notitie toegevoegd aan de Compileren en programmeren van het Intel Agilex EMIF-ontwerp Example onderwerp. • De titel van de aangepast Een ontwerp genereren bijvampbestand met de optie Kalibratiefoutopsporing onderwerp. • Toegevoegd Een ontwerp genereren bijvampbestand met de TG-configuratieoptie En De verkeersgenerator inschakelen in een ontwerp Example onderwerpen. • Stappen 2, 3 en 4 aangepast, verschillende cijfers bijgewerkt en een opmerking toegevoegd in de Het ontwerp gebruiken Exampbestand met de EMIF Debug Toolkit onderwerp. |
| 2021.03.29 | 21.1 | 2.4.0 | In de Ontwerp Example Snelle start hoofdstuk:
• Een notitie toegevoegd aan de Het synthetiseerbare EMIF-ontwerp genereren Vbample En Het EMIF-ontwerp genereren Example voor Simulatie onderwerpen. • Bijgewerkt File Structuurdiagram in de Het EMIF-ontwerp genereren Example voor Simulatie onderwerp. |
| 2020.12.14 | 20.4 | 2.3.0 | In de Ontwerp Example Snelle start hoofdstuk, de volgende wijzigingen aangebracht:
• Bijgewerkt Het synthetiseerbare EMIF-ontwerp genereren Vbample onderwerp om multi-EMIF-ontwerpen op te nemen. • De afbeelding voor stap 3 bijgewerkt in de Het EMIF-ontwerp genereren Example voor Simulatie onderwerp. |
| 2020.10.05 | 20.3 | 2.3.0 | In de Ontwerp Example Snelstartgids hoofdstuk, de volgende wijzigingen aangebracht:
• In Een EMIF-project opzetten, heeft de afbeelding bijgewerkt in stap 6. • In Het synthetiseerbare EMIF-ontwerp genereren Vbample, heeft de figuur in stap 3 bijgewerkt. • In Het EMIF-ontwerp genereren Example voor Simulatie, heeft de figuur in stap 3 bijgewerkt. • In Simulatie versus hardware-implementatie, een kleine typefout in de tweede tabel gecorrigeerd. • In Het ontwerp gebruiken Exampbestand met de EMIF Debug Toolkit, stap 6 aangepast, stappen 7 en 8 toegevoegd. |
| voortgezet… | |||
| Documentversie | Intel Quartus Prime-versie | IP-versie | Wijzigingen |
| 2020.04.13 | 20.1 | 2.1.0 | • In de Over hoofdstuk, wijzigde de tabel in de
Vrijgave-informatie onderwerp. • In de Ontwerp Example Snelstartgids hoofdstuk: — Stap 7 en de bijbehorende afbeelding gewijzigd in de Het synthetiseerbare EMIF-ontwerp genereren Vbample onderwerp. - Gewijzigd Het ontwerp genereren Exampbestand met de Debug-optie onderwerp. - Gewijzigd Het ontwerp gebruiken Exampbestand met de EMIF Debug Toolkit onderwerp. |
| 2019.12.16 | 19.4 | 2.0.0 | • In de Ontwerp Example Snelle start hoofdstuk:
— De illustratie bijgewerkt in stap 6 van de Een EMIF-project opzetten onderwerp. — De illustratie bijgewerkt in stap 4 van de Het synthetiseerbare EMIF-ontwerp genereren Vbample onderwerp. — De illustratie bijgewerkt in stap 4 van de Het EMIF-ontwerp genereren Example voor Simulatie onderwerp. — Gewijzigde stap 5 in de Het EMIF-ontwerp genereren Example voor Simulatie onderwerp. - Gewijzigd Algemene pinrichtlijnen En Aangrenzende banken delen van de Pinplaatsing voor Intel Agilex EMIF IP onderwerp. |
| 2019.10.18 | 19.3 | • In de Een EMIF-project opzetten onderwerp, de afbeelding bijgewerkt met punt 6.
• In de Het genereren en configureren van het EMIF IP onderwerp, de figuur bijgewerkt met stap 1. • In de tabel in de Richtlijnen voor Intel Agilex EMIF-parametereditor onderwerp, heeft de beschrijving voor de Bord tabblad. • In de Het synthetiseerbare EMIF-ontwerp genereren Vbample En Het EMIF-ontwerp genereren Example voor Simulatie onderwerpen, heeft u de afbeelding in stap 3 van elk onderwerp bijgewerkt. • In de Het EMIF-ontwerp genereren Example voor Simulatie onderwerp, bijgewerkt Gegenereerd simulatieontwerp bijvample File Structuur figuur en wijzigde de opmerking volgens de figuur. • In de Het synthetiseerbare EMIF-ontwerp genereren Vbample onderwerp, een stap en een figuur toegevoegd voor meerdere interfaces. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Toegevoegd Over de externe geheugeninterfaces Intel Agilex FPGA IP hoofdstuk en release-informatie.
• Bijgewerkte data en versienummers. • Kleine verbetering aan de Syntheseontwerp bijvample figuur in de Syntheseontwerp bijvample onderwerp. |
| 2019.04.02 | 19.1 | • Eerste uitgave. |
Documentrevisiegeschiedenis voor externe geheugeninterfaces Intel Agilex FPGA IP Design Exampde Gebruikershandleiding
Documenten / Bronnen
 |
intel UG-20219 Externe geheugeninterfaces Intel Agilex FPGA IP-ontwerp Example [pdf] Gebruikershandleiding UG-20219 Externe geheugeninterfaces Intel Agilex FPGA IP Design Example, UG-20219, Externe geheugeninterfaces Intel Agilex FPGA IP Design Example, Interfaces Intel Agilex FPGA IP-ontwerp Example, Agilex FPGA IP-ontwerp Example |
