UG-20219 د بهرنۍ حافظې انٹرفیسونه Intel Agilex FPGA IP ډیزاین Example

د بهرنۍ حافظې انٹرفیس Intel® Agilexâ ¢ FPGA IP په اړه

د معلوماتو خپرول

د IP نسخې د Intel® Quartus® Prime Design Suite سافټویر نسخو ته ورته دي تر v19.1 پورې. د Intel Quartus Prime Design Suite سافټویر نسخه 19.2 یا وروسته، IP cores د نوي IP نسخه سکیم لري. د IP نسخه سکیم (XYZ) شمیره د یو سافټویر نسخه څخه بل ته بدلوي. بدلون په کې:

• ایکس د IP لوی بیاکتنې ته اشاره کوي. که تاسو خپل د Intel Quartus Prime سافټویر تازه کړئ، تاسو باید IP بیا تولید کړئ.
• Y په ګوته کوي چې IP نوي ځانګړتیاوې لري. خپل IP بیا تولید کړئ ترڅو دا نوي ځانګړتیاوې شاملې کړي.
• Z په ګوته کوي چې په IP کې کوچني بدلونونه شامل دي. خپل IP بیا تولید کړئ ترڅو دا بدلونونه شامل کړئ.
  

  توکي	تفصیل
  IP نسخه	2.4.2
  Intel Quartus Prime	21.2
  د خپریدو نیټه	2021.06.21

ډیزاین Exampد بهرنۍ حافظې انٹرفیس Intel Agilex ™ FPGA IP لپاره د ګړندي پیل لارښود

یو اتومات ډیزاین exampلی فلو د Intel Agilex ™ بهرني حافظې انٹرفیسونو لپاره شتون لري. د تولید Exampد ډیزاین تڼۍ په Exampد ډیزاین ټب تاسو ته اجازه درکوي چې ترکیب او سمولیشن ډیزاین مشخص او تولید کړئample file هغه سیټونه چې تاسو یې د خپل EMIF IP تصدیق کولو لپاره کارولی شئ. تاسو کولی شئ د ډیزاین پخوانی تولید کړئample چې د Intel FPGA پراختیایی کټ سره سمون لري، یا د هر EMIF IP لپاره چې تاسو یې تولید کوئ. تاسو کولی شئ د ډیزاین څخه کار واخلئampستاسو د ارزونې سره مرسته کول، یا ستاسو د خپل سیسټم لپاره د پیل ټکي په توګه.

عمومي ډیزاین Exampد کار جریان

د EMIF پروژې جوړول

د هغه د Intel Quartus Prime سافټویر نسخه 17.1 او وروسته، تاسو باید د EMIF IP او ډیزاین پخوانی تولید کولو دمخه د Intel Quartus Prime پروژه جوړه کړئ.ample.

1. د Intel Quartus Prime سافټویر لانچ کړئ او غوره کړئ File ➤ نوې پروژې وزرډ. بل کلیک وکړئ. ډیزاین Exampد بهرنۍ حافظې انٹرفیس Intel Agilex ™ FPGA IP لپاره د ګړندي پیل لارښود
2. لارښود مشخص کړئ ( د Intel Quartus Prime پروژې لپاره نوم ( )، او د لوړې کچې ډیزاین ادارې نوم ( ) چې تاسو یې جوړول غواړئ. بل کلیک وکړئ.
3. تایید کړئ چې خالي پروژه غوره شوې. بل دوه ځله کلیک وکړئ.
4. د کورنۍ لاندې، Intel Agilex غوره کړئ.
5. د نوم فلټر لاندې، د وسیلې برخې شمیره ولیکئ.
6. د شته وسیلو لاندې، مناسب وسیله غوره کړئ.
7. په پای کې کلیک وکړئ.

د EMIF IP تولید او تنظیم کول

لاندې مرحلې روښانه کوي چې څنګه د EMIF IP تولید او تنظیم کړئ. دا واک د DDR4 انٹرفیس رامینځته کوي ، مګر مرحلې د نورو پروتوکولونو لپاره ورته دي. (دا مرحلې د IP کتلاګ (استیناد) جریان تعقیبوي؛ که تاسو د دې پرځای د پلیټ فارم ډیزاینر (سیسټم) جریان وکاروئ ، مرحلې ورته دي.)

1. د IP کتلاګ کړکۍ کې، د بهرنۍ حافظې انٹرفیس Intel Agilex FPGA IP غوره کړئ. (که چیرې د IP کتلاګ کړکۍ نه لیدل کیږي، غوره کړئ View ➤ IP کتلاګ.)
2. د IP پیرامیټر ایډیټر کې، د EMIF IP لپاره د ادارې نوم چمتو کړئ (هغه نوم چې تاسو یې دلته چمتو کوئ هغه بدلیږي. file د IP لپاره نوم) او لارښود مشخص کړئ. جوړ کړئ کلیک وکړئ.
3. د پیرامیټر مدیر ډیری ټبونه لري چیرې چې تاسو باید د خپل EMIF پلي کولو منعکس کولو لپاره پیرامیټونه تنظیم کړئ.

د Intel Agilex EMIF پیرامیټر مدیر لارښوونې
دا موضوع د Intel Agilex EMIF IP پیرامیټر مدیر کې د ټبونو پیرامیټر کولو لپاره د لوړې کچې لارښود چمتو کوي.

جدول 1. د EMIF پیرامیټر مدیر لارښوونې

د پیرامیټر مدیر ټب	لارښوونې
جنرال	ډاډ ترلاسه کړئ چې لاندې پیرامیټونه په سمه توګه داخل شوي دي: • د آلې لپاره د سرعت درجه. • د حافظې ساعت فریکونسي. • د PLL حوالې ساعت فریکونسۍ.
حافظه	• د خپل حافظې وسیلې لپاره ډیټا شیټ ته مراجعه وکړئ ترڅو پیرامیټرونه دننه کړئ حافظه ټب • تاسو باید د ALERT# پن لپاره یو ځانګړی ځای هم دننه کړئ. (یوازې د DDR4 حافظې پروتوکول کې پلي کیږي.)
Mem I/O	• د پروژې د لومړنیو پلټنو لپاره، تاسو کولی شئ د ډیفالټ ترتیباتو څخه کار واخلئ Mem I/O ټب • د پرمختللې ډیزاین تایید لپاره، تاسو باید د تختې سمول ترسره کړئ ترڅو غوره پای ته رسیدو ترتیبات ترلاسه کړئ.
FPGA I/O	• د پروژې د لومړنیو پلټنو لپاره، تاسو کولی شئ د ډیفالټ ترتیباتو څخه کار واخلئ FPGA I/O ټب • د پرمختللي ډیزاین تایید لپاره، تاسو باید د اړونده IBIS ماډلونو سره د بورډ سمولیشن ترسره کړئ ترڅو مناسب I/O معیارونه غوره کړئ.
د یاد وخت	• د پروژې د لومړنیو پلټنو لپاره، تاسو کولی شئ د ډیفالټ ترتیباتو څخه کار واخلئ د یاد وخت ټب • د پرمختللي ډیزاین تایید لپاره، تاسو باید د خپل حافظې وسیلې ډیټا شیټ سره سم پیرامیټونه دننه کړئ.
کنټرولر	د خپل حافظې کنټرولر لپاره د مطلوب ترتیب او چلند سره سم د کنټرول پیرامیټرې تنظیم کړئ.
تشخیص	تاسو کولی شئ د پیرامیټونو څخه کار واخلئ تشخیص ستاسو د حافظې انٹرفیس ازموینې او ډیبګ کولو کې د مرستې لپاره ټب.
Exampد ډیزاین	د Exampد ډیزاین tab تاسو ته اجازه درکوي ډیزاین تولید کړئ exampد ترکیب او سمولو لپاره. تولید شوی ډیزاین example یو بشپړ EMIF سیسټم دی چې د EMIF IP او ډرایور څخه جوړ دی چې د حافظې انٹرفیس اعتبار کولو لپاره تصادفي ترافیک رامینځته کوي.

د انفرادي پیرامیټونو په اړه د تفصيلي معلوماتو لپاره، ستاسو د حافظې پروتوکول لپاره مناسب څپرکي ته مراجعه وکړئ په بهرنۍ حافظه انټرفیس Intel Agilex FPGA IP کارن لارښود کې.

د ترکیب وړ EMIF ډیزاین تولید کول Example

د انټیل اګیلیکس پرمختیا کټ لپاره ، دا کافي دي چې ډیری د Intel Agilex EMIF IP تنظیمات د دوی ډیفالټ ارزښتونو کې پریږدي. د ترکیب وړ ډیزاین رامینځته کولو لپاره exampاو، دا ګامونه تعقیب کړئ:

1. په Exampد ډیزاین ټب کې، ډاډ ترلاسه کړئ چې د ترکیب بکس چک شوی.
   • که تاسو واحد انٹرفیس پلي کوئ exampد ډیزاین لپاره، د EMIF IP ترتیب کړئ او کلیک وکړئ File➤ د کارونکي IP تغیراتو کې اوسني ترتیب خوندي کولو لپاره خوندي کړئ file (( .ip).
     • که تاسو یو پخوانی پلي کوئampد ډیری انٹرفیسونو سره ډیزاین، د مطلوب شمیر انٹرفیسونو لپاره د IPs شمیر مشخص کړئ. تاسو کولی شئ د EMIF ID ټوله شمیره د ټاکل شوي IPs شمیرې په څیر وګورئ. د هر انٹرفیس تنظیم کولو لپاره دا مرحلې تعقیب کړئ:
   •  د Calibration IP سره د انٹرفیس پیوستون مشخص کولو لپاره Cal-IP غوره کړئ.
   • په ټولو پیرامیټر ایډیټر ټب کې د مطابق مطابق د EMIF IP تنظیم کړئ.
   • بېرته Exampد ډیزاین ټب ته لاړ شئ او په مطلوب EMIF ID باندې کلیک وکړئ.
   • د ټولو EMIF ID لپاره له a څخه تر c پورې مرحله تکرار کړئ.
   • تاسو کولی شئ د نیول شوي پیرامیټرو لرې کولو لپاره د پاکې تڼۍ کلیک وکړئ او د EMIF IP کې بدلونونو لپاره a to c مرحله تکرار کړئ.
   • کلیک وکړئ File➤ د کارونکي IP تغیراتو کې اوسني ترتیب خوندي کولو لپاره خوندي کړئ file (( .ip).
2. کلیک پیدا کړئ Exampد کړکۍ په پورتنۍ ښیې کونج کې ډیزاین.
3. د EMIF ډیزاین مثال لپاره لارښود مشخص کړئample او په OK کلیک وکړئ. د EMIF ډیزاین بریالي نسل پخوانیample لاندې جوړوي fileد qii لارښود لاندې تنظیم شوی.
4. کلیک وکړئ File ➤ د IP پیرامیټر ایډیټر پرو کړکۍ څخه د وتلو لپاره وتل. سیسټم هڅوي، وروستي بدلونونه ندي رامینځته شوي. اوس پیدا کړئ؟ د راتلونکي جریان سره دوام ورکولو لپاره په نه کلیک وکړئ.
5. د پخواني خلاصولو لپارهampد ډیزاین لپاره، کلیک وکړئ File ➤ پروژه پرانیزئ، او ته لاړ شئ /ample_name>/qii/ed_synth.qpf او خلاص کلیک وکړئ.
   یادونه: د ډیزاین تالیف او برنامه کولو په اړه د معلوماتو لپاره example، مراجعه وکړئ
   د Intel Agilex EMIF ډیزاین تالیف او برنامه کول Example.

شکل 4. تولید شوي ترکیب وړ ډیزاین مثالample File جوړښت

د دوه یا ډیرو خارجي حافظې انٹرفیسونو سره د سیسټم رامینځته کولو په اړه د معلوماتو لپاره ، د ډیزاین ایکس رامینځته کولو ته مراجعه وکړئampد څو EMIF انٹرفیسونو سره، د بهرني حافظې انٹرفیس Intel Agilex FPGA IP کارن لارښود کې. د ډیری انٹرفیسونو د ډیبګ کولو په اړه د معلوماتو لپاره، د External Memory Interfaces Intel Agilex FPGA IP کارن لارښود کې، په موجوده ډیزاین کې د EMIF Toolkit فعالولو ته مراجعه وکړئ.

یادونه: که تاسو سمولیشن یا ترکیب چیک باکس غوره نه کړئ، د منزل لارښود یوازې د پلیټ فارم ډیزاینر ډیزاین لري files، کوم چې د Intel Quartus Prime سافټویر لخوا په مستقیم ډول د تالیف وړ ندي، مګر کوم چې تاسو یې کولی شئ view یا په پلیټ فارم ډیزاینر کې ترمیم کړئ. پدې حالت کې تاسو کولی شئ لاندې کمانډونه چل کړئ ترڅو ترکیب او سمول تولید کړئ file سیټونه

• د تالیف وړ پروژې رامینځته کولو لپاره ، تاسو باید د منزل لارښود کې quartus_sh -t make_qii_design.tclscript چل کړئ.
• د سمولو پروژې رامینځته کولو لپاره ، تاسو باید د منزل لارښود کې quartus_sh -t make_sim_design.tcl سکریپټ چل کړئ.

یادونه: که تاسو ډیزاین جوړ کړی وي example او بیا یې د پیرامیټر مدیر کې بدلونونه رامینځته کړئ ، تاسو باید ډیزاین پخوانی بیا رامینځته کړئampترڅو وګورئ چې ستاسو بدلونونه پلي شوي. نوی تولید شوی ډیزاین example د موجوده ډیزاین example files.

د EMIF ډیزاین تولید کول Exampد سمولو لپاره

د انټیل اګیلیکس پرمختیا کټ لپاره ، دا کافي دي چې ډیری د Intel Agilex EMIF IP تنظیمات د دوی ډیفالټ ارزښتونو کې پریږدي. د ډیزاین تولید لپاره exampد سمولو لپاره، دا ګامونه تعقیب کړئ:

1. په Exampد ډیزاین ټب کې، ډاډ ترلاسه کړئ چې د سمولو بکس چک شوی. همدارنګه د اړین سمولیشن HDL بڼه غوره کړئ، یا هم ویریلوګ یا VHDL.
2. د EMIF IP تنظیم کړئ او کلیک وکړئ File ➤ د کارونکي IP تغیراتو کې اوسني ترتیب خوندي کولو لپاره خوندي کړئ file (( .ip).
3. کلیک پیدا کړئ Exampد کړکۍ په پورتنۍ ښیې کونج کې ډیزاین.
4. د EMIF ډیزاین مثال لپاره لارښود مشخص کړئample او په OK کلیک وکړئ. د EMIF ډیزاین بریالي نسل پخوانیample ګڼ شمیر جوړوي file د سیم/ed_sim لارښود لاندې د مختلف ملاتړ شوي سمیلیټرونو لپاره سیټونه.
5. کلیک وکړئ File ➤ د IP پیرامیټر ایډیټر پرو کړکۍ څخه د وتلو لپاره وتل. سیسټم هڅوي، وروستي بدلونونه ندي رامینځته شوي. اوس پیدا کړئ؟ د راتلونکي جریان سره دوام ورکولو لپاره په نه کلیک وکړئ.

تولید شوي سمولیشن ډیزاین Example File جوړښت

یادونه: د بهرنۍ حافظې انٹرفیس Intel Agilex FPGA IP اوس مهال یوازې د VCS، ModelSim/QuestaSim، او Xcelium سمیلیټرونو ملاتړ کوي. اضافي سمیلیټر ملاتړ په راتلونکو خپرونو کې پلان شوی.

یادونه: که تاسو سمولیشن یا ترکیب چیک باکس غوره نه کړئ، د منزل لارښود یوازې د پلیټ فارم ډیزاینر ډیزاین لري files، کوم چې د Intel Quartus Prime سافټویر لخوا په مستقیم ډول د تالیف وړ ندي، مګر کوم چې تاسو یې کولی شئ view یا په پلیټ فارم ډیزاینر کې ترمیم کړئ. پدې حالت کې تاسو کولی شئ لاندې کمانډونه چل کړئ ترڅو ترکیب او سمول تولید کړئ file سیټونه

• د تالیف وړ پروژې رامینځته کولو لپاره ، تاسو باید د منزل لارښود کې quartus_sh -t make_qii_design.tcl سکریپټ چل کړئ.
• د سمولو پروژې رامینځته کولو لپاره ، تاسو باید د منزل لارښود کې quartus_sh -t make_sim_design.tcl سکریپټ چل کړئ.

یادونه: که تاسو ډیزاین جوړ کړی وي example او بیا یې د پیرامیټر مدیر کې بدلونونه رامینځته کړئ ، تاسو باید ډیزاین پخوانی بیا رامینځته کړئampترڅو وګورئ چې ستاسو بدلونونه پلي شوي. نوی تولید شوی ډیزاین example د موجوده ډیزاین example files.

سمولیشن د هارډویر پلي کول
د بهرنۍ حافظې انٹرفیس سمولیشن لپاره، تاسو کولی شئ د IP تولید په جریان کې د تشخیص په ټب کې یا د کیلیبریشن پریږدئ یا بشپړ کیلیبریشن غوره کړئ.

د EMIF سمولو ماډلونه
دا جدول د سکیپ کیلیبریشن ځانګړتیاوې او د بشپړ کیلیبریشن ماډلونو سره پرتله کوي.

جدول 2. د EMIF سمولو ماډلونه: د بشپړ کیلیبریشن په مقابل کې د کیلیبریشن پریږدئ

کیلیبریشن پریږدئ	بشپړ کیلیبریشن
د سیسټم په کچه سمول د کارونکي منطق باندې تمرکز کوي.	د حافظې انٹرفیس سمولیشن په کیلیبریشن تمرکز کوي.
د کیلیبریشن توضیحات ندي نیول شوي.	ټول نیولtagد کیلیبریشن es.
د معلوماتو ذخیره کولو او ترلاسه کولو وړتیا لري.	لیول کول، د هر بټ ډیسک او داسې نور شامل دي.
د دقیق موثریت استازیتوب کوي.
د بورډ سکیو په پام کې نه نیسي.

د هارډویر تطبیق په مقابل کې RTL سمولیشن
دا جدول د EMIF سمولیشن او هارډویر پلي کولو ترمینځ کلیدي توپیرونه روښانه کوي.

جدول 3. د هارډویر پلي کولو په مقابل کې د EMIF RTL سمولیشن

RTL سمول	د هارډویر تطبیق
Nios® ابتکار او کیلیبریشن کوډ په موازي ډول اجرا کوي.	د Nios ابتکار او کیلیبریشن کوډ په ترتیب سره اجرا کیږي.
انٹرفیسونه په سمولیشن کې په ورته وخت کې د کال_ډون سیګنال ټینګار کوي.	د فټر عملیات د کیلیبریشن ترتیب ټاکي، او انٹرفیسونه په ورته وخت کې د کال_ډون ادعا نه کوي.

تاسو باید د خپل ډیزاین غوښتنلیک لپاره د ترافیک نمونو پراساس RTL سمولونه پرمخ وړئ. په یاد ولرئ چې د RTL سمولیشن د PCB ټریس ځنډونو ماډل نه کوي کوم چې ممکن د RTL سمولیشن او هارډویر پلي کولو ترمینځ په ځنډ کې د توپیر لامل شي.

 د ماډل سیم سره د بهرني حافظې انٹرفیس IP سمول
دا کړنلاره ښیې چې څنګه د EMIF ډیزاین نمونه جوړه کړئample.

1. د مینټر ګرافیک * ماډل سیم سافټویر لانچ کړئ او غوره کړئ File ➤ لارښود بدل کړئ. د تولید شوي ډیزاین په دننه کې sim/ed_sim/mentor لارښود ته لاړ شئample فولډر.
2. تایید کړئ چې د لیږد کړکۍ د سکرین په ښکته کې ښودل کیږي. که د لیږد کړکۍ نه لیدل کیږي، په کلیک کولو سره یې ښکاره کړئ View ➤ نقل.
3. د لیږد په کړکۍ کې، سرچینه msim_setup.tcl چل کړئ.
4. د سرچینې msim_setup.tcl د چلولو پای ته رسیدو وروسته، د لیږد کړکۍ کې ld_debug چل کړئ.
5. وروسته له دې چې ld_debug د چلولو پای ته ورسید، تصدیق کړئ چې د شیانو کړکۍ ښکاره شوې. که د شیانو کړکۍ نه لیدل کیږي، په کلیک کولو سره یې ښکاره کړئ View ➤ څیزونه.
6. د شیانو په کړکۍ کې، هغه سیګنالونه غوره کړئ چې تاسو غواړئ د ښي کلیک کولو او د څپې اضافه کولو غوره کولو سره سمولټ کړئ.
7. وروسته له دې چې تاسو د سمولو لپاره د سیګنالونو غوره کول پای ته ورسوئ، د ټرانسکریپټ کړکۍ کې چلول - ټول اجرا کړئ. سمولیشن تر هغه وخته پورې دوام کوي چې بشپړ شي.
8. که سمول نه لیدل کیږي، کلیک وکړئ View ➤ څپې.

د Intel Agilex EMIF IP لپاره د پن ځای پرځای کول
دا موضوع د پن ځای پرځای کولو لپاره لارښوونې وړاندې کوي.

اوورview
Intel Agilex FPGAs لاندې جوړښت لري:

• هر وسیله تر 8 I/O بانکونه لري.
• هر I/O بانک دوه فرعي I/O بانکونه لري.
• هر فرعي I/O بانک څلور لینونه لري.
• هر لین د 12 عمومي مقصد I/O (GPIO) پنونه لري.

د پن عمومي لارښوونې
لاندې عمومي پن لارښوونې دي.

یادونه: د نورو مفصلو پن معلوماتو لپاره، د Intel Agilex FPGA EMIF IP پن او د سرچینې پلان کولو برخې ته مراجعه وکړئ د پروتوکول ځانګړي څپرکي کې ستاسو د بهرني حافظې پروتوکول لپاره، د بهرني حافظې انٹرفیس Intel Agilex FPGA IP کارن لارښود کې.

• ډاډ ترلاسه کړئ چې د ورکړل شوي بهرني حافظې انٹرفیس لپاره پنونه په ورته I/O قطار کې اوسیږي.
• انٹرفیسونه چې ډیری بانکونه لري باید لاندې اړتیاوې پوره کړي:
  •  بانکونه باید یو بل ته نږدې وي. د نږدې بانکونو په اړه د معلوماتو لپاره، د EMIF جوړښت ته مراجعه وکړئ: I/O بانک موضوع په بهرنۍ حافظه انټرفیسس Intel Agilex FPGA IP کارن لارښود کې.
•  ټول پته او کمانډ او اړونده پنونه باید په یوه فرعي بانک کې اوسیږي.
• پته او کمانډ او ډیټا پنونه کولی شي د لاندې شرایطو لاندې فرعي بانک شریک کړي:
  • پته او کمانډ او ډیټا پنونه نشي کولی I/O لین شریک کړي.
  • په پته او کمانډ بانک کې یوازې یو نه کارول شوی I/O لین کولی شي د ډیټا پنونه ولري.

جدول 4. د پنې عمومي محدودیتونه

د سیګنال ډول	خنډ
ډیټا سټروب	ټول سیګنالونه چې د DQ ګروپ پورې اړه لري باید په ورته I/O لین کې اوسیږي.
ډاټا	اړونده DQ پنونه باید په ورته I/O لین کې اوسیږي. د پروتوکولونو لپاره چې د دوه اړخیز ډیټا لاینونو ملاتړ نه کوي ، د لوستلو سیګنالونه باید د لیکلو سیګنالونو څخه جلا ګروپ شي.
پته او امر	پته او کمانډ پنونه باید په I/O فرعي بانک کې له مخکې ټاکل شوي ځایونو کې اوسیږي.

یادونه: د نورو مفصلو پن معلوماتو لپاره، د Intel Agilex FPGA EMIF IP پن او د سرچینې پلان کولو برخې ته مراجعه وکړئ د پروتوکول ځانګړي څپرکي کې ستاسو د بهرني حافظې پروتوکول لپاره، د بهرني حافظې انٹرفیس Intel Agilex FPGA IP کارن لارښود کې.

• ډاډ ترلاسه کړئ چې د ورکړل شوي بهرني حافظې انٹرفیس لپاره پنونه په ورته I/O قطار کې اوسیږي.
• انٹرفیسونه چې ډیری بانکونه لري باید لاندې اړتیاوې پوره کړي:
  • بانکونه باید یو بل ته نږدې وي. د نږدې بانکونو په اړه د معلوماتو لپاره، د EMIF جوړښت ته مراجعه وکړئ: I/O بانک موضوع په بهرنۍ حافظه انټرفیسس Intel Agilex FPGA IP کارن لارښود کې.
• ټول پته او کمانډ او اړونده پنونه باید په یوه فرعي بانک کې اوسیږي.
• پته او کمانډ او ډیټا پنونه کولی شي د لاندې شرایطو لاندې فرعي بانک شریک کړي:
  • پته او کمانډ او ډیټا پنونه نشي کولی I/O لین شریک کړي.
  • په پته او کمانډ بانک کې یوازې یو نه کارول شوی I/O لین کولی شي د ډیټا پنونه ولري.

د ډیزاین تولید کول Exampد TG ترتیب کولو اختیار سره

د تولید شوي EMIF ډیزاین example کې د ترافیک جنراتور بلاک (TG) شامل دی. په ډیفالټ ډول، ډیزاین example یو ساده TG بلاک (altera_tg_avl) کاروي کوم چې یوازې د دې لپاره تنظیم کیدی شي چې د سخت کوډ شوي ترافیک نمونه بیا پیل کړي. که اړتیا وي، تاسو کولی شئ د دې پرځای د ترتیب وړ ترافیک جنریټر (TG2) فعال کړئ. د ترتیب وړ ترافیک جنراتور (TG2) (altera_tg_avl_2) کې، تاسو کولی شئ په ریښتیني وخت کې د ترافیک نمونه د کنټرول راجسترونو له لارې تنظیم کړئ - پدې معنی چې تاسو اړتیا نلرئ د ترافیک نمونې بدلولو یا بیا پیلولو لپاره ډیزاین بیا تنظیم کړئ. دا ترافیک جنراتور د ټرافیک ډول باندې ښه کنټرول چمتو کوي چې دا د EMIF کنټرول انٹرفیس ته لیږي. سربیره پردې، دا د وضعیت راجسترونه چمتو کوي چې د ناکامۍ تفصيلي معلومات لري.

په ډیزاین کې د ترافیک جنراتور فعالول Example

تاسو کولی شئ د EMIF پیرامیټر مدیر کې د تشخیص ټب څخه د ترتیب وړ ترافیک جنریټر فعال کړئ. د ترتیب وړ ترافیک جنراتور فعالولو لپاره ، د تشخیص په ټب کې د ترتیب وړ Avalon ترافیک جنریټر 2.0 کارول فعال کړئ.

انځور 6.

• تاسو کولی شئ د ډیفالټ ترافیک نمونې غیر فعال کړئtage یا د کاروونکي ترتیب شوي ټرافیک stage، مګر تاسو باید لږترلږه یو s ولرئtage فعال شوی. د دې په اړه د معلوماتو لپارهtages، د بهرنۍ حافظې انٹرفیس Intel Agilex FPGA IP کارن لارښود کې د ډیفالټ ترافیک نمونې او د کارونکي لخوا ترتیب شوي ترافیک نمونې ته مراجعه وکړئ.
• د TG2 ازموینې دورې پیرامیټر یوازې د ډیفالټ ترافیک نمونې لپاره پلي کیږي. تاسو کولی شئ د لنډې، منځنۍ یا لامحدود ازموینې موده وټاکئ.
• تاسو کولی شئ د TG2 ترتیب کولو انٹرفیس حالت پیرامیټر لپاره له دوو ارزښتونو څخه یو غوره کړئ:
  • JTAG: د سیسټم کنسول کې د GUI کارولو ته اجازه ورکوي. د نورو معلوماتو لپاره، د External Memory Interfaces Intel Agilex FPGA IP کارن لارښود کې د ټرافیک جنراتور کنفیګریشن انٹرفیس ته مراجعه وکړئ.
  • صادرول: د ترافیک نمونې کنټرول لپاره د دودیز RTL منطق کارولو ته اجازه ورکوي.

د ډیزاین په کارولو سره Exampد EMIF Debug Toolkit سره

د EMIF Debug Toolkit په لاره اچولو دمخه، ډاډ ترلاسه کړئ چې تاسو خپل وسیله د پروګرام کولو سره تنظیم کړې ده file چې د EMIF Debug Toolkit فعال شوی دی. د EMIF Debug Toolkit د پیلولو لپاره، دا ګامونه تعقیب کړئ:

1. د Intel Quartus Prime سافټویر کې، د وسیلو ➤ سیسټم ډیبګ کولو وسیلې ➤ سیسټم کنسول غوره کولو سره د سیسټم کنسول خلاص کړئ.
2. [دا مرحله پریږدئ که ستاسو پروژه دمخه د Intel Quartus Prime سافټویر کې خلاص وي.] په سیسټم کنسول کې، د SRAM څیز پورته کړئ file (.sof) د کوم سره چې تاسو بورډ پروګرام کړی (لکه څنګه چې د EMIF Debug Toolkit کارولو لپاره په شرایطو کې تشریح شوي، د بهرنۍ حافظې انټرفیس Intel Agilex FPGA IP کاروونکي لارښود کې).
3. د ډیبګ کولو لپاره مثالونه غوره کړئ.
4. د EMIF کیلیبریشن ډیبګ کولو لپاره د EMIF کیلیبریشن ډیبګ Toolkit غوره کړئ، لکه څنګه چې د ډیزاین ایکس تولید کې تشریح شويampد کیلیبریشن ډیبګ اختیار سره. په بدیل سره، د ټرافیک جنراتور ډیبګ کولو لپاره د EMIF TG ترتیب کولو وسیله غوره کړئ، لکه څنګه چې د ډیزاین ایکس تولید کې تشریح شويampد TG ترتیب کولو اختیار سره.
5. د اصلي خلاصولو لپاره Open Toolkit کلیک وکړئ view د EMIF Debug Toolkit څخه.
6. که چیرې په برنامه شوي ډیزاین کې د EMIF ډیری مثالونه شتون ولري ، کالم غوره کړئ (JTAG ماسټر) او د EMIF مثال د حافظې انٹرفیس ID د کوم لپاره چې د اوزار کټ فعالولو لپاره.
7. د انټرفیس فعالولو کلیک وکړئ ترڅو اوزار کټ ته اجازه ورکړي چې د انٹرفیس پیرامیټونه او د کیلیبریشن حالت لوستل شي.
8. تاسو باید په یو وخت کې یو انٹرفیس ډیبګ کړئ؛ له همدې امله، په ډیزاین کې د بل انٹرفیس سره د نښلولو لپاره، تاسو باید لومړی اوسنی انٹرفیس غیر فعال کړئ.

لاندې مثالونه ديampد EMIF Calibration Debug Toolkit او د EMIF TG کنفیگریشن Toolkit: په ترتیب سره د راپورونو شمیره.

یادونه: د کیلیبریشن ډیبګ کولو په اړه د توضیحاتو لپاره ، د بهرني حافظې انٹرفیس ډیبګ تولکیټ سره ډیبګ کولو ته مراجعه وکړئ ، د بهرني حافظې انٹرفیس Intel Agilex FPGA IP کارونکي لارښود کې.

یادونه: د ټرافیک جنراتور ډیبګ کولو په اړه د توضیحاتو لپاره، د ټرافیک جنراتور کنفیګریشن یوزر انٹرفیس ته مراجعه وکړئ، په بهرنۍ حافظه انٹرفیس Intel Agilex FPGA IP کارن لارښود کې.

ډیزاین Exampد بهرنۍ حافظې انٹرفیسونو لپاره توضیحات Intel Agilex FPGA IP

کله چې تاسو خپل EMIF IP پیرامیټریز او تولید کړئ، تاسو کولی شئ مشخص کړئ چې سیسټم د سمولو او ترکیب لپاره لارښودونه رامینځته کوي file سیټ کوي، او تولیدوي file په اتوماتيک ډول ټاکل کيږي. که تاسو د Ex لاندې سمولیشن یا ترکیب غوره کړئampد ډیزاین Fileپه Exampد ډیزاین ټب، سیسټم یو بشپړ سمول جوړوي file سیټ یا بشپړ ترکیب file ستاسو د انتخاب سره سم تنظیم کړئ.

د ترکیب ډیزاین Example
د ترکیب ډیزاین example لوی بلاکونه لري چې په لاندې شکل کې ښودل شوي.

• د ټرافیک جنراتور، کوم چې د ترکیب وړ Avalon®-MM example ډرایور چې د پیرامیټ شوي پتې شمیرې ته د لوستلو او لیکلو سیډو - تصادفي نمونه پلي کوي. د ټرافیک جنراتور د حافظې څخه لوستل شوي ډاټا هم څاري ترڅو ډاډ ترلاسه کړي چې دا د لیکل شوي معلوماتو سره سمون لري او که نه نو د ناکامۍ ادعا کوي.
• د حافظې انٹرفیس یوه بیلګه چې پکې شامل دي:
  • د حافظې کنټرولر چې د Avalon-MM انٹرفیس او AFI انٹرفیس ترمینځ اعتدال کوي.
  • PHY، کوم چې د لوستلو او لیکلو عملیاتو ترسره کولو لپاره د حافظې کنټرولر او بهرني حافظې وسیلو ترمینځ د انٹرفیس په توګه کار کوي.

شکل 7. د ترکیب ډیزاین Example

یادونه: که چیرې یو یا ډیر د PLL شریکولو حالت، د DLL شریکولو حالت، یا د OCT شریکولو حالت پیرامیټرونه د نه شریکولو پرته بل کوم ارزښت ته ټاکل شوي وي، د ترکیب ډیزاین پخوانیample به دوه ټرافيکي جنراتور / د حافظې انٹرفیس مثالونه ولري. دوه ټرافيکي جنراتور / د حافظې انٹرفیس مثالونه یوازې د شریک PLL/DLL/OCT ارتباطاتو سره تړاو لري لکه څنګه چې د پیرامیټر ترتیباتو لخوا تعریف شوي. د ترافیک جنراتور / حافظې انٹرفیس مثالونه ښیې چې تاسو څنګه کولی شئ دا ډول اړیکې په خپلو ډیزاینونو کې رامینځته کړئ.

د سمولو ډیزاین Example
د سمولو ډیزاین exampپه لاندې شکل کې ښودل شوي لوی بلاکونه لري.

• د ترکیب ډیزاین مثال مثالample. لکه څنګه چې په تیرو برخه کې تشریح شوي، د ترکیب ډیزاین example د ټرافیک جنراتور، د کیلیبریشن اجزا، او د حافظې انٹرفیس مثال لري. دا بلاکونه د خلاصې سمولیشن ماډلونو لپاره ډیفالټ دي چیرې چې د ګړندي سمولو لپاره مناسب وي.
• د حافظې ماډل، کوم چې د عمومي ماډل په توګه کار کوي چې د حافظې پروتوکول مشخصاتو سره سمون لري. په مکرر ډول ، د حافظې پلورونکي د دوی ځانګړي حافظې اجزاو لپاره سمولیشن ماډلونه چمتو کوي چې تاسو یې له دوی څخه ډاونلوډ کولی شئ webسایټونه.
• د حالت چیکر، کوم چې د بهرني حافظې انٹرفیس IP او ټرافیک جنریټر څخه د وضعیت سیګنالونه څاري، ترڅو د عمومي پاس یا ناکام حالت سیګنال وکړي.

شکل 10. د سمولو ډیزاین مثالample

Exampد ډیزاین انٹرفیس ټب
د پیرامیټر مدیر کې یو Exampد ډیزاین ټب چې تاسو ته اجازه درکوي پیرامیټریز کړئ او ستاسو ډیزاین پخوا تولید کړئamples.

د بهرنۍ حافظې انٹرفیسونه Intel Agilex FPGA IP ډیزاین Exampد کارن لارښود آرشیف

د IP نسخې د Intel Quartus Prime Design Suite سافټویر نسخو ته ورته دي تر v19.1 پورې. د Intel Quartus Prime Design Suite سافټویر نسخه 19.2 یا وروسته، IPs د نوي IP نسخه سکیم لري. که چیرې د IP اصلي نسخه لیست نه وي، د مخکینۍ IP اصلي نسخه لپاره د کاروونکي لارښود پلي کیږي.

د IP اصلي نسخه	د کارن لارښود
2.4.0	د بهرنۍ حافظې انٹرفیسونه Intel Agilex FPGA IP ډیزاین Exampد کارن لارښود آرشیف
2.3.0	د بهرنۍ حافظې انٹرفیسونه Intel Agilex FPGA IP ډیزاین Exampد کارن لارښود آرشیف
2.3.0	د بهرنۍ حافظې انٹرفیسونه Intel Agilex FPGA IP ډیزاین Exampد کارن لارښود آرشیف
2.1.0	د بهرنۍ حافظې انٹرفیسونه Intel Agilex FPGA IP ډیزاین Exampد کارن لارښود آرشیف
19.3	د بهرنۍ حافظې انٹرفیسونه Intel Agilex FPGA IP ډیزاین Exampد کارن لارښود آرشیف

د بهرنۍ حافظې انٹرفیس لپاره د اسنادو بیاکتنې تاریخ Intel Agilex FPGA IP ډیزاین Exampد کارونکي لارښود

د سند نسخه	د Intel Quartus Prime نسخه	IP نسخه	بدلونونه
2021.06.21	21.2	2.4.2	په ډیزاین Exampد چټک پیل څپرکی: • ته یو یادښت اضافه کړ د Intel Agilex EMIF ډیزاین تالیف او برنامه کول Example موضوع • د سرلیک بدلول د ډیزاین تولید کول Exampد کیلیبریشن ډیبګ اختیار سره موضوع • اضافه کړه د ډیزاین تولید کول Exampد TG ترتیب کولو اختیار سره او په ډیزاین کې د ترافیک جنراتور فعالول Example موضوعات • 2، 3، او 4 مرحلې تعدیل شوي، څو ارقام تازه کړي، او یو یادښت اضافه کړي، د ډیزاین په کارولو سره Exampد EMIF Debug Toolkit سره موضوع
2021.03.29	21.1	2.4.0	په ډیزاین Exampد چټک پیل څپرکی: • ته یو یادښت اضافه کړ د ترکیب وړ EMIF ډیزاین تولید کول Example او د EMIF ډیزاین تولید کول Exampد سمولو لپاره موضوعات • تازه کړی File د جوړښت ډیاګرام په کې د EMIF ډیزاین تولید کول Exampد سمولو لپاره موضوع
2020.12.14	20.4	2.3.0	په ډیزاین Exampد چټک پیل څپرکی، لاندې بدلونونه رامنځته کړل: • تازه کړی د ترکیب وړ EMIF ډیزاین تولید کول Example موضوع د څو EMIF ډیزاینونو شاملولو لپاره. • د 3 مرحلې لپاره ارقام تازه کړل، په کې د EMIF ډیزاین تولید کول Exampد سمولو لپاره موضوع
2020.10.05	20.3	2.3.0	په ډیزاین Exampد چټک پیل لارښود څپرکی، لاندې بدلونونه رامنځته کړل: • په د EMIF پروژې جوړول, انځور په 6 ګام کې تازه کړ. • په د ترکیب وړ EMIF ډیزاین تولید کول Example، په 3 ګام کې ارقام تازه کړل. • په د EMIF ډیزاین تولید کول Exampد سمولو لپاره، په 3 ګام کې ارقام تازه کړل. • په سمولیشن د هارډویر پلي کول، په دوهم جدول کې یوه کوچنۍ ټایپ سمه کړه. • په د ډیزاین په کارولو سره Exampد EMIF Debug Toolkit سره, 6 ګام بدل شوی، 7 او 8 مرحلې اضافه شوي.
ادامه…

د سند نسخه	د Intel Quartus Prime نسخه	IP نسخه	بدلونونه
2020.04.13	20.1	2.1.0	• په په اړه څپرکی، په جدول کې تعدیل شوی د معلوماتو خپرول موضوع • په ډیزاین Exampد چټک پیل لارښود څپرکی: - 7 ګام بدل شوی او اړونده عکس، په کې د ترکیب وړ EMIF ډیزاین تولید کول Example موضوع - تعدیل شوی د ډیزاین تولید کول Exampد ډیبګ اختیار سره موضوع - تعدیل شوی د ډیزاین په کارولو سره Exampد EMIF Debug Toolkit سره موضوع
2019.12.16	19.4	2.0.0	• په ډیزاین Exampد چټک پیل څپرکی: - انځور په 6 ګام کې تازه کړی د EMIF پروژې جوړول موضوع - انځور په 4 ګام کې تازه کړی د ترکیب وړ EMIF ډیزاین تولید کول Example موضوع - انځور په 4 ګام کې تازه کړی د EMIF ډیزاین تولید کول Exampد سمولو لپاره موضوع - په پنځم ګام کې تعدیل شوی د EMIF ډیزاین تولید کول Exampد سمولو لپاره موضوع - تعدیل شوی د پن عمومي لارښوونې او نږدې بانکونه د د Intel Agilex EMIF IP لپاره د پن ځای پرځای کول موضوع
2019.10.18	19.3		• په د EMIF پروژې جوړول موضوع، انځور د 6 ټکي سره تازه کړی. • په د EMIF IP تولید او تنظیم کول موضوع، ارقام د 1 ګام سره تازه کړل. • په جدول کې د د Intel Agilex EMIF پیرامیټر مدیر لارښوونې موضوع، د دې لپاره توضیحات بدل کړل بورډ ټب • په د ترکیب وړ EMIF ډیزاین تولید کول Example او د EMIF ډیزاین تولید کول Exampد سمولو لپاره موضوعات، د هرې موضوع په 3 ګام کې عکس تازه کړی. • په د EMIF ډیزاین تولید کول Exampد سمولو لپاره موضوع، تازه کړه تولید شوي سمولیشن ډیزاین Example File جوړښت د شکل په تعقیب یادښت بدل او بدل کړئ. • په د ترکیب وړ EMIF ډیزاین تولید کول Example موضوع، د څو انٹرفیسونو لپاره یو ګام او یو ارقام اضافه کړل.
2019.07.31	19.2	1.2.0	• اضافه شوی د بهرنۍ حافظې انٹرفیس انټیل اګیلیکس FPGA IP په اړه څپرکی او د خپریدو معلومات. • د نیټې او نسخې شمیرې تازه شوي. • ته لږه وده د ترکیب ډیزاین Example په انځور کې د ترکیب ډیزاین Example موضوع
2019.04.02	19.1		• لومړني خپرول.

د بهرنۍ حافظې انٹرفیس لپاره د اسنادو بیاکتنې تاریخ Intel Agilex FPGA IP ډیزاین Exampد کارونکي لارښود

اسناد / سرچینې

د انټل UG-20219 بهرنۍ حافظې انٹرفیسونه Intel Agilex FPGA IP ډیزاین Example [pdf] د کارونکي لارښود UG-20219 د بهرنۍ حافظې انٹرفیسونه Intel Agilex FPGA IP ډیزاین Example, UG-20219، د بهرنۍ حافظې انٹرفیسونه Intel Agilex FPGA IP ډیزاین Example، Interfaces Intel Agilex FPGA IP ډیزاین Example، Agilex FPGA IP ډیزاین Example

حوالې

• د کارن لارښود