UG-20219 Interfejsi eksterne memorije Intel Agilex FPGA IP dizajn Example

O interfejsima eksterne memorije Intel® Agilex™ FPGA IP

Informacije o izdanju

IP verzije su iste kao verzije softvera Intel® Quartus® Prime Design Suite do v19.1. Od verzije softvera Intel Quartus Prime Design Suite 19.2 ili novije, IP jezgre imaju novu šemu IP verzija. Broj šeme IP verzija (XYZ) mijenja se od jedne verzije softvera do druge. Promjena u:

• X označava veliku reviziju IP-a. Ako ažurirate svoj Intel Quartus Prime softver, morate regenerisati IP.
• Y označava da IP uključuje nove funkcije. Regenerirajte svoj IP da biste uključili ove nove funkcije.
• Z označava da IP uključuje manje promjene. Ponovo generirajte svoj IP kako biste uključili ove promjene.
  

  Stavka	Opis
  IP verzija	2.4.2
  Intel Quartus Prime	21.2
  Datum izlaska	2021.06.21

Design Example Vodič za brzi početak za interfejse eksterne memorije Intel Agilex™ FPGA IP

Automatski dizajn nprample flow je dostupan za Intel Agilex™ spoljne memorijske interfejse. Generate Example Designs dugme na Example Dizajni vam omogućavaju da specificirate i generišete sintezni i simulacijski dizajn nprample file setove koje možete koristiti da potvrdite svoju EMIF IP adresu. Možete generirati dizajn nprample koji odgovara Intelovom FPGA razvojnom kompletu ili za bilo koji EMIF IP koji generišete. Možete koristiti dizajn nprampda vam pomognemo u evaluaciji ili kao polaznu tačku za vaš vlastiti sistem.

General Design Example Workflows

Kreiranje EMIF projekta

Za verziju softvera Intel Quartus Prime 17.1 i noviju, morate kreirati Intel Quartus Prime projekat prije generisanja EMIF IP-a i dizajna example.

1. Pokrenite softver Intel Quartus Prime i odaberite File ➤ Čarobnjak za novi projekat. Kliknite na Next. Design Example Vodič za brzi početak za interfejse eksterne memorije Intel Agilex™ FPGA IP
2. Odredite direktorij ( ), naziv za Intel Quartus Prime projekat ( ), i naziv entiteta dizajna najvišeg nivoa ( ) koje želite da kreirate. Kliknite na Next.
3. Provjerite je li odabran Empty Project. Dva puta kliknite na Next.
4. U okviru Porodica izaberite Intel Agilex.
5. U Filter imena upišite broj dijela uređaja.
6. U okviru Dostupni uređaji izaberite odgovarajući uređaj.
7. Kliknite na Završi.

Generisanje i konfigurisanje EMIF IP-a

Sljedeći koraci ilustriraju kako generirati i konfigurirati EMIF IP. Ovaj vodič kreira DDR4 interfejs, ali koraci su slični za druge protokole. (Ovi koraci prate tok IP kataloga (samostalni); ako umjesto toga odaberete tok Platform Designer (sistema), koraci su slični.)

1. U prozoru IP Catalog izaberite External Memory Interfaces Intel Agilex FPGA IP. (Ako prozor IP Katalog nije vidljiv, odaberite View ➤ IP katalog.)
2. U uređivaču IP parametara navedite naziv entiteta za EMIF IP (ime koje navedete ovdje postaje file ime za IP) i navedite direktorij. Kliknite na Kreiraj.
3. Uređivač parametara ima više kartica na kojima morate konfigurirati parametre da odražavaju vašu EMIF implementaciju.

Intel Agilex EMIF Smjernice za uređivač parametara
Ova tema pruža smjernice visokog nivoa za parametriranje kartica u uređivaču parametara Intel Agilex EMIF IP.

Tabela 1. Smjernice za uređivač parametara EMIF

Kartica Editor parametara	Smjernice
Generale	Uvjerite se da su sljedeći parametri ispravno uneseni: • Stepen brzine za uređaj. • Frekvencija memorijskog sata. • Frekvencija PLL referentnog takta.
Memorija	• Pogledajte tehnički list za vaš memorijski uređaj da unesete parametre na Memorija tab. • Trebalo bi da unesete i određenu lokaciju za pin ALERT#. (Odnosi se samo na DDR4 memorijski protokol.)
Mem I/O	• Za početna istraživanja projekta, možete koristiti zadane postavke na Mem I/O tab. • Za naprednu validaciju dizajna, trebalo bi da izvršite simulaciju ploče da biste dobili optimalne postavke završetka.
FPGA I/O	• Za početna istraživanja projekta, možete koristiti zadane postavke na FPGA I/O tab. • Za naprednu validaciju dizajna, trebalo bi da izvršite simulaciju ploče sa povezanim IBIS modelima da odaberete odgovarajuće I/O standarde.
Mem Timing	• Za početna istraživanja projekta, možete koristiti zadane postavke na Mem Timing tab. • Za naprednu validaciju dizajna, trebalo bi da unesete parametre u skladu sa podacima vašeg memorijskog uređaja.
Kontroler	Postavite parametre kontrolera prema željenoj konfiguraciji i ponašanju vašeg memorijskog kontrolera.
Dijagnostika	Možete koristiti parametre na Dijagnostika tab za pomoć u testiranju i otklanjanju grešaka u vašem memorijskom interfejsu.
Example Designs	The Example Designs kartica vam omogućava generiranje dizajna npramples za sintezu i za simulaciju. Generisani dizajn prample je kompletan EMIF sistem koji se sastoji od EMIF IP-a i drajvera koji generiše nasumični saobraćaj za validaciju memorijskog interfejsa.

Za detaljne informacije o pojedinačnim parametrima, pogledajte odgovarajuće poglavlje za vaš memorijski protokol u korisničkom vodiču Intel Agilex FPGA IP interfejsa eksterne memorije.

Generisanje sintetizirajućeg EMIF dizajna Example

Za Intel Agilex razvojni komplet, dovoljno je ostaviti većinu Intel Agilex EMIF IP postavki na njihovim zadanim vrijednostima. Za generiranje dizajna koji se može sintetizirati nprampslijedite ove korake:

1. Na Exampna kartici Dizajni, proverite da li je polje Sinteza označeno.
   • Ako implementirate jedno sučelje nprampu dizajnu, konfigurišite EMIF IP i kliknite File➤ Sačuvaj za spremanje trenutne postavke u varijaciju korisničkog IP-a file ( .ip).
     • Ako implementirate exampu dizajnu sa više interfejsa, navedite broj IP-ova na željeni broj interfejsa. Možete vidjeti ukupan broj EMIF ID-a kao i odabrani broj IP-ova. Slijedite ove korake da konfigurirate svaki interfejs:
   •  Odaberite Cal-IP da odredite vezu sučelja s IP-om za kalibraciju.
   • Konfigurišite EMIF IP u skladu s tim u svim karticama za uređivanje parametara.
   • Vratite se na Example Dizajn i kliknite Snimi na željeni EMIF ID.
   • Ponovite korak od a do c za sve EMIF ID.
   • Možete kliknuti na dugme Obriši da uklonite snimljene parametre i ponovite korak od a do c da izvršite promene na EMIF IP-u.
   • Kliknite File➤ Sačuvaj za spremanje trenutne postavke u varijaciju korisničkog IP-a file ( .ip).
2. Kliknite Generiraj prample Dizajn u gornjem desnom uglu prozora.
3. Odredite direktorij za EMIF dizajn nprample i kliknite na OK. Uspješna generacija EMIF dizajna example stvara sledeće filepostavljen u qii direktorij.
4. Kliknite File ➤ Izađi za izlazak iz prozora IP Parameter Editor Pro. Sistem pita, Nedavne promjene nisu generirane. Generirati sada? Kliknite Ne da nastavite sa sljedećim tokom.
5. Za otvaranje example dizajn, kliknite File ➤ Otvorite Project i idite na /ample_name>/qii/ed_synth.qpf i kliknite Otvori.
   Napomena: Za informacije o kompajliranju i programiranju dizajna nprample, pogledajte
   Kompajliranje i programiranje Intel Agilex EMIF Design Example.

Slika 4. Generirani sintetizirajući dizajn prample File Struktura

Za informacije o izgradnji sistema sa dva ili više eksternih memorijskih interfejsa, pogledajte Kreiranje dizajna prample sa višestrukim EMIF interfejsima, u korisničkom vodiču Intel Agilex FPGA IP interfejsa eksterne memorije. Za informacije o otklanjanju grešaka na više interfejsa, pogledajte Omogućavanje kompleta alata EMIF u postojećem dizajnu, u korisničkom vodiču Intel Agilex FPGA IP interfejsa eksterne memorije.

Napomena: Ako ne odaberete potvrdni okvir Simulacija ili Sinteza, odredišni direktorij sadrži samo dizajn Platform Designer-a files, koje softver Intel Quartus Prime ne kompajlira direktno, ali koje možete view ili uredite u Platform Designeru. U ovoj situaciji možete pokrenuti sljedeće naredbe za generiranje sinteze i simulacije file setovi.

• Za kreiranje projekta koji se može kompilirati, morate pokrenuti quartus_sh -t make_qii_design.tclscript u odredišnom direktoriju.
• Da biste kreirali simulacijski projekat, morate pokrenuti skriptu quartus_sh -t make_sim_design.tcl u odredišnom direktoriju.

Napomena: Ako ste generirali dizajn example a zatim izvršite promjene u uređivaču parametara, morate regenerirati dizajn exampda vidite implementirane vaše promjene. Novogenerirani dizajn example ne prepisuje postojeći dizajn nprample files.

Generisanje EMIF dizajna Example za simulaciju

Za Intel Agilex razvojni komplet, dovoljno je ostaviti većinu Intel Agilex EMIF IP postavki na njihovim zadanim vrijednostima. Za generiranje dizajna nprampza simulaciju, slijedite ove korake:

1. Na Exampna kartici Dizajni, proverite da li je polje Simulacija označeno. Također odaberite potreban Simulation HDL format, bilo Verilog ili VHDL.
2. Konfigurišite EMIF IP i kliknite File ➤ Sačuvaj za spremanje trenutne postavke u varijaciju korisničkog IP-a file ( .ip).
3. Kliknite Generiraj prample Dizajn u gornjem desnom uglu prozora.
4. Odredite direktorij za EMIF dizajn nprample i kliknite na OK. Uspješna generacija EMIF dizajna example stvara višestruko file setovi za različite podržane simulatore, u direktoriju sim/ed_sim.
5. Kliknite File ➤ Izađi za izlazak iz prozora IP Parameter Editor Pro. Sistem pita, Nedavne promjene nisu generirane. Generirati sada? Kliknite Ne da nastavite sa sljedećim tokom.

Generisani simulacioni dizajn prample File Struktura

Napomena: Interfejsi eksterne memorije Intel Agilex FPGA IP trenutno podržavaju samo VCS, ModelSim/QuestaSim i Xcelium simulatore. Dodatna podrška za simulatore planirana je u budućim izdanjima.

Napomena: Ako ne odaberete potvrdni okvir Simulacija ili Sinteza, odredišni direktorij sadrži samo dizajn Platform Designer-a files, koje softver Intel Quartus Prime ne kompajlira direktno, ali koje možete view ili uredite u Platform Designeru. U ovoj situaciji možete pokrenuti sljedeće naredbe za generiranje sinteze i simulacije file setovi.

• Da biste kreirali projekat koji se može kompilirati, morate pokrenuti skriptu quartus_sh -t make_qii_design.tcl u odredišnom direktoriju.
• Da biste kreirali simulacijski projekat, morate pokrenuti skriptu quartus_sh -t make_sim_design.tcl u odredišnom direktoriju.

Napomena: Ako ste generirali dizajn example a zatim izvršite promjene u uređivaču parametara, morate regenerirati dizajn exampda vidite implementirane vaše promjene. Novogenerirani dizajn example ne prepisuje postojeći dizajn nprample files.

Simulacija naspram implementacije hardvera
Za simulaciju sučelja eksterne memorije, možete odabrati ili preskočiti kalibraciju ili potpunu kalibraciju na kartici Dijagnostika tokom IP generiranja.

EMIF simulacijski modeli
Ova tabela upoređuje karakteristike modela kalibracije sa preskakanjem i modela pune kalibracije.

Tabela 2. EMIF simulacijski modeli: preskakanje kalibracije u odnosu na punu kalibraciju

Preskoči kalibraciju	Potpuna kalibracija
Simulacija na nivou sistema fokusirana na korisničku logiku.	Simulacija memorijskog interfejsa sa fokusom na kalibraciju.
Detalji kalibracije se ne snimaju.	Snima sve stages kalibracije.
Ima sposobnost pohranjivanja i preuzimanja podataka.	Uključuje niveliranje, deskew po bitu, itd.
Predstavlja tačnu efikasnost.
Ne uzima u obzir iskrivljenje ploče.

RTL simulacija naspram implementacije hardvera
Ova tabela naglašava ključne razlike između EMIF simulacije i hardverske implementacije.

Tabela 3. EMIF RTL simulacija naspram hardverske implementacije

RTL simulacija	Implementacija hardvera
Nios® kod za inicijalizaciju i kalibraciju se izvršavaju paralelno.	Nios inicijalizacija i kalibracijski kod se izvršavaju uzastopno.
Interfejsi potvrđuju cal_done signal istovremeno u simulaciji.	Operacije montera određuju redosled kalibracije, a interfejsi ne potvrđuju cal_done istovremeno.

Trebali biste pokrenuti RTL simulacije zasnovane na obrascima prometa za aplikaciju vašeg dizajna. Imajte na umu da RTL simulacija ne modelira kašnjenja u tragovima PCB-a što može uzrokovati neslaganje u latenciji između RTL simulacije i hardverske implementacije.

 Simulacija IP interfejsa eksterne memorije sa ModelSim
Ova procedura pokazuje kako simulirati EMIF dizajn nprample.

1. Pokrenite softver Mentor Graphics* ModelSim i odaberite File ➤ Promjena imenika. Idite do direktorija sim/ed_sim/mentor unutar generiranog dizajna nprample folder.
2. Provjerite je li prozor Transkript prikazan na dnu ekrana. Ako prozor Transkript nije vidljiv, prikažite ga klikom View ➤ Transkript.
3. U prozoru Transkript pokrenite izvorni msim_setup.tcl.
4. Nakon što izvorni msim_setup.tcl završi s radom, pokrenite ld_debug u prozoru Transkript.
5. Nakon što ld_debug završi s radom, provjerite je li prikazan prozor Objects. Ako prozor Objects nije vidljiv, prikažite ga klikom View ➤ Objekti.
6. U prozoru Objects izaberite signale koje želite da simulirate tako što ćete kliknuti desnim tasterom miša i izabrati Add Wave.
7. Nakon što završite sa odabirom signala za simulaciju, izvršite run -all u prozoru Transkript. Simulacija traje dok se ne završi.
8. Ako simulacija nije vidljiva, kliknite View ➤ Wave.

Postavljanje pinova za Intel Agilex EMIF IP
Ova tema pruža smjernice za postavljanje pinova.

Gotovoview
Intel Agilex FPGA imaju sljedeću strukturu:

• Svaki uređaj sadrži do 8 I/O banaka.
• Svaka I/O banka sadrži 2 pod-I/O banke.
• Svaka pod-I/O banka sadrži 4 trake.
• Svaka traka sadrži 12 I/O (GPIO) pinova opšte namene.

Opće smjernice za pin
U nastavku su općenite smjernice za pin.

Napomena: Za detaljnije informacije o pinovima, pogledajte odeljak Intel Agilex FPGA EMIF IP Pin i planiranje resursa u poglavlju specifičnom za protokol za vaš protokol eksterne memorije, u korisničkom vodiču Intel Agilex FPGA IP interfejsa eksterne memorije.

• Osigurajte da se pinovi za dati vanjski memorijski interfejs nalaze unutar istog I/O reda.
• Interfejsi koji obuhvataju više banaka moraju ispunjavati sljedeće zahtjeve:
  •  Banke moraju biti jedna uz drugu. Za informacije o susednim bankama, pogledajte temu EMIF Arhitektura: I/O banka u korisničkom vodiču Intel Agilex FPGA IP interfejsa eksterne memorije.
•  Sve adrese i komande i pridruženi pinovi moraju se nalaziti unutar jedne podbanke.
• Pinovi adrese i komandi i podataka mogu dijeliti podbanku pod sljedećim uslovima:
  • Pinovi adrese i komandi i podataka ne mogu dijeliti I/O traku.
  • Samo neiskorištena I/O traka u adresi i komandnoj banci može sadržavati pinove podataka.

Tabela 4. Opća ograničenja pinova

Tip signala	Ograničenje
Data Strobe	Svi signali koji pripadaju DQ grupi moraju se nalaziti u istoj I/O traci.
Podaci	Povezani DQ pinovi moraju biti u istoj I/O traci. Za protokole koji ne podržavaju dvosmjerne podatkovne linije, signale za čitanje treba grupirati odvojeno od signala za upisivanje.
Adresa i komanda	Adresni i komandni pinovi moraju se nalaziti na unaprijed definiranim lokacijama unutar I/O podbanke.

Napomena: Za detaljnije informacije o pinovima, pogledajte odeljak Intel Agilex FPGA EMIF IP Pin i planiranje resursa u poglavlju specifičnom za protokol za vaš protokol eksterne memorije, u korisničkom vodiču Intel Agilex FPGA IP interfejsa eksterne memorije.

• Osigurajte da se pinovi za dati vanjski memorijski interfejs nalaze unutar istog I/O reda.
• Interfejsi koji obuhvataju više banaka moraju ispunjavati sljedeće zahtjeve:
  • Banke moraju biti jedna uz drugu. Za informacije o susednim bankama, pogledajte temu EMIF Arhitektura: I/O banka u korisničkom vodiču Intel Agilex FPGA IP interfejsa eksterne memorije.
• Sve adrese i komande i pridruženi pinovi moraju se nalaziti unutar jedne podbanke.
• Pinovi adrese i komandi i podataka mogu dijeliti podbanku pod sljedećim uslovima:
  • Pinovi adrese i komandi i podataka ne mogu dijeliti I/O traku.
  • Samo neiskorištena I/O traka u adresi i komandnoj banci može sadržavati pinove podataka.

Generiranje dizajna prample sa opcijom TG konfiguracije

Generisani EMIF dizajn prample uključuje blok generatora saobraćaja (TG). Podrazumevano, dizajn nprample koristi jednostavan TG blok (altera_tg_avl) koji se može resetovati samo da bi se ponovo pokrenuo tvrdo kodirani obrazac saobraćaja. Ako je potrebno, možete odabrati da umjesto toga omogućite konfigurabilni generator prometa (TG2). U konfigurabilnom generatoru saobraćaja (TG2) (altera_tg_avl_2), možete konfigurisati obrazac saobraćaja u realnom vremenu preko kontrolnih registara – što znači da ne morate ponovo kompajlirati dizajn da biste promenili ili ponovo pokrenuli obrazac saobraćaja. Ovaj generator saobraćaja pruža finu kontrolu nad vrstom saobraćaja koji šalje na EMIF kontrolnom interfejsu. Dodatno, pruža statusne registre koji sadrže detaljne informacije o greškama.

Omogućavanje generatora prometa u dizajnu nprample

Možete omogućiti konfigurabilni generator saobraćaja na kartici Dijagnostika u uređivaču EMIF parametara. Da biste omogućili konfigurabilni generator saobraćaja, uključite Koristi konfigurabilni Avalon generator saobraćaja 2.0 na kartici Dijagnostika.

Slika 6.

• Možete odabrati da onemogućite zadani obrazac saobraćaja stage ili korisnički konfigurirani promet stage, ali morate imati barem jedan stage omogućeno. Za informacije o ovim stages, pogledajte Podrazumevani obrazac saobraćaja i obrazac saobraćaja koji je konfigurisao korisnik u korisničkom vodiču Intel Agilex FPGA IP interfejsa eksterne memorije.
• Parametar trajanja testa TG2 primjenjuje se samo na zadani obrazac prometa. Možete odabrati kratko, srednje ili beskonačno trajanje testa.
• možete odabrati bilo koju od dvije vrijednosti za parametar TG2 Configuration Interface Mode:
  • JTAG: Omogućava korištenje GUI u sistemskoj konzoli. Za više informacija, pogledajte Interfejs za konfiguraciju generatora saobraćaja u Interfejsu eksterne memorije Intel Agilex FPGA IP korisnički priručnik.
  • Izvoz: Omogućava korištenje prilagođene RTL logike za kontrolu obrasca prometa.

Koristeći Design Example sa EMIF Debug Toolkitom

Prije pokretanja EMIF Debug Toolkit-a, uvjerite se da ste konfigurirali svoj uređaj s programiranjem file koji ima omogućen EMIF Debug Toolkit. Da biste pokrenuli EMIF Debug Toolkit, slijedite ove korake:

1. U softveru Intel Quartus Prime, otvorite sistemsku konzolu tako što ćete izabrati Tools ➤ System Debugging Tools ➤ System Console.
2. [Preskočite ovaj korak ako je vaš projekat već otvoren u softveru Intel Quartus Prime.] U sistemskoj konzoli učitajte SRAM objekat file (.sof) sa kojim ste programirali ploču (kao što je opisano u Preduslovi za korišćenje EMIF kompleta alata za otklanjanje grešaka, u korisničkom vodiču Intel Agilex FPGA IP interfejsa eksterne memorije).
3. Odaberite instance za otklanjanje grešaka.
4. Odaberite EMIF kalibracijski komplet alata za otklanjanje grešaka za EMIF kalibraciju, kao što je opisano u Generiranje dizajna Example sa opcijom za otklanjanje grešaka kalibracije. Alternativno, izaberite EMIF TG Configuration Toolkit za otklanjanje grešaka generatora saobraćaja, kao što je opisano u Generisanje dizajna Example sa opcijom TG konfiguracije.
5. Kliknite na Open Toolkit da otvorite glavni view EMIF kompleta alata za otklanjanje grešaka.
6. Ako u programiranom dizajnu postoji više EMIF instanci, odaberite kolonu (put do JTAG master) i ID memorijskog interfejsa EMIF instance za koju treba aktivirati komplet alata.
7. Kliknite na Aktiviraj sučelje da biste omogućili kompletu alata da pročita parametre sučelja i status kalibracije.
8. Morate debugovati jedan po jedan interfejs; stoga, da biste se povezali sa drugim interfejsom u dizajnu, prvo morate deaktivirati trenutni interfejs.

Sljedeće su npramplesovi izveštaja iz EMIF kompleta alata za otklanjanje grešaka za kalibraciju i kompleta alata za konfigurisanje EMIF TG:, respektivno.

Napomena: Za detalje o otklanjanju grešaka kalibracijom, pogledajte Otklanjanje grešaka pomoću kompleta alata za otklanjanje grešaka interfejsa eksterne memorije, u korisničkom vodiču Intel Agilex FPGA IP interfejsa eksterne memorije.

Napomena: Za detalje o otklanjanju grešaka generatora saobraćaja, pogledajte Korisnički interfejs konfiguracije generatora saobraćaja, u korisničkom vodiču Intel Agilex FPGA IP interfejsa eksterne memorije.

Design Example Opis za spoljne memorijske interfejse Intel Agilex FPGA IP

Kada parametrizirate i generišete svoj EMIF IP, možete odrediti da sistem kreira direktorijume za simulaciju i sintezu file postavlja i generira file automatski postavlja. Ako odaberete Simulation ili Synthesis pod Example Design Files na Exampna kartici Dizajni, sistem kreira potpunu simulaciju file skup ili potpuna sinteza file postavite, u skladu sa vašim odabirom.

Synthesis Design Example
Dizajn sinteze prample sadrži glavne blokove prikazane na donjoj slici.

• Generator saobraćaja, koji je sintetizirani Avalon®-MM exampdrajver koji implementira pseudo-slučajni obrazac čitanja i pisanja na parametrizirani broj adresa. Generator saobraćaja također prati podatke pročitane iz memorije kako bi se uvjerio da se poklapaju sa upisanim podacima i u suprotnom potvrđuje grešku.
• Instanca memorijskog sučelja, koja uključuje:
  • Memorijski kontroler koji moderira između Avalon-MM sučelja i AFI sučelja.
  • PHY, koji služi kao interfejs između memorijskog kontrolera i eksternih memorijskih uređaja za obavljanje operacija čitanja i pisanja.

Slika 7. Synthesis Design Example

Napomena: Ako je jedan ili više parametara PLL Sharing Mode, DLL Sharing Mode ili OCT Sharing Mode podešeni na bilo koju vrijednost osim Bez dijeljenja, dizajn sinteze npr.ample će sadržavati dvije instance generatora prometa/memorije. Dvije instance generatora prometa/memorijskog sučelja povezane su samo dijeljenim PLL/DLL/OCT vezama kako je definirano postavkama parametara. Instance generatora saobraćaja/memorijskog interfejsa pokazuju kako možete napraviti takve veze u sopstvenim dizajnima.

Simulation Design Example
Simulacijski dizajn prample sadrži glavne blokove prikazane na sljedećoj slici.

• Primjer dizajna sinteze nprample. Kao što je opisano u prethodnom dijelu, dizajn sinteze nprample sadrži generator saobraćaja, komponentu za kalibraciju i instancu memorijskog interfejsa. Ovi blokovi podrazumevano koriste apstraktne simulacione modele gde je to prikladno za brzu simulaciju.
• Memorijski model, koji djeluje kao generički model koji se pridržava specifikacija memorijskog protokola. Prodavci memorije često pružaju simulacijske modele za svoje specifične memorijske komponente koje možete preuzeti s njih webweb stranice.
• Provjera stanja, koja prati statusne signale iz IP-a vanjskog memorijskog interfejsa i generatora prometa, da signalizira stanje ukupnog prolaza ili neuspjeha.

Slika 10. Simulacijski dizajn prample

Example Designs Interface Tab
Editor parametara uključuje Example Dizajni kartica koja vam omogućava da parametrirate i generišete svoj dizajn npramples.

Interfejsi eksterne memorije Intel Agilex FPGA IP dizajn Example Korisnički vodič Arhiva

IP verzije su iste kao verzije softvera Intel Quartus Prime Design Suite do v19.1. Od verzije softvera Intel Quartus Prime Design Suite 19.2 ili novije, IP adrese imaju novu šemu IP verzija. Ako verzija IP jezgra nije navedena, primjenjuje se korisnički vodič za prethodnu verziju IP jezgre.

IP Core verzija	Uputstvo za upotrebu
2.4.0	Interfejsi eksterne memorije Intel Agilex FPGA IP dizajn Example Korisnički vodič Arhiva
2.3.0	Interfejsi eksterne memorije Intel Agilex FPGA IP dizajn Example Korisnički vodič Arhiva
2.3.0	Interfejsi eksterne memorije Intel Agilex FPGA IP dizajn Example Korisnički vodič Arhiva
2.1.0	Interfejsi eksterne memorije Intel Agilex FPGA IP dizajn Example Korisnički vodič Arhiva
19.3	Interfejsi eksterne memorije Intel Agilex FPGA IP dizajn Example Korisnički vodič Arhiva

Istorija revizije dokumenta za interfejse eksterne memorije Intel Agilex FPGA IP dizajn Example Korisničko uputstvo

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2021.06.21	21.2	2.4.2	U Design Example Brzi početak poglavlje: • Dodata napomena u Kompajliranje i programiranje Intel Agilex EMIF Design Example tema. • Promijenjen naslov Generiranje dizajna prample sa opcijom za otklanjanje grešaka kalibracije tema. • Dodano Generiranje dizajna prample sa opcijom TG konfiguracije i Omogućavanje generatora prometa u dizajnu nprample teme. • Modifikovani koraci 2, 3 i 4, ažurirano nekoliko slika i dodana napomena u Koristeći Design Example sa EMIF Debug Toolkitom tema.
2021.03.29	21.1	2.4.0	U Design Example Brzi početak poglavlje: • Dodata napomena u Generisanje sintetizirajućeg EMIF dizajna Example i Generisanje EMIF dizajna Example za simulaciju teme. • Ažurirano File Strukturni dijagram u Generisanje EMIF dizajna Example za simulaciju tema.
2020.12.14	20.4	2.3.0	U Design Example Brzi početak poglavlje, izvršio sljedeće izmjene: • Ažurirano Generisanje sintetizirajućeg EMIF dizajna Example tema koja uključuje multi-EMIF dizajne. • Ažurirana slika za korak 3, u Generisanje EMIF dizajna Example za simulaciju tema.
2020.10.05	20.3	2.3.0	U Design Example Vodič za brzi početak poglavlje, izvršio sljedeće izmjene: • U Kreiranje EMIF projekta, ažurirao sliku u koraku 6. • U Generisanje sintetizirajućeg EMIF dizajna Example, ažurirao sliku u koraku 3. • U Generisanje EMIF dizajna Example za simulaciju, ažurirao sliku u koraku 3. • U Simulacija naspram implementacije hardvera, ispravljena manja greška u kucanju u drugoj tabeli. • U Koristeći Design Example sa EMIF Debug Toolkitom, izmijenjen korak 6, dodani koraci 7 i 8.
nastavak…

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2020.04.13	20.1	2.1.0	• U O poglavlju, izmijenio tabelu u Informacije o izdanju tema. • U Design Example Vodič za brzi početak poglavlje: — Izmijenjen korak 7 i povezana slika, u Generisanje sintetizirajućeg EMIF dizajna Example tema. — Izmijenjeno Generiranje Design Example sa opcijom Debug tema. — Izmijenjeno Koristeći Design Example sa EMIF Debug Toolkitom tema.
2019.12.16	19.4	2.0.0	• U Design Example Brzi početak poglavlje: — Ažurirana ilustracija u koraku 6 Kreiranje EMIF projekta tema. — Ažurirana ilustracija u koraku 4 Generisanje sintetizirajućeg EMIF dizajna Example tema. — Ažurirana ilustracija u koraku 4 Generisanje EMIF dizajna Example za simulaciju tema. — Izmijenjen korak 5 u Generisanje EMIF dizajna Example za simulaciju tema. — Izmijenjeno Opće smjernice za pin i susjedne banke odjeljci Postavljanje pinova za Intel Agilex EMIF IP tema.
2019.10.18	19.3		• U Kreiranje EMIF projekta tema, ažurirana slika sa tačkom 6. • U Generisanje i konfigurisanje EMIF IP-a temu, ažurirao sliku korakom 1. • U tabeli u Intel Agilex EMIF Smjernice za uređivač parametara temu, promijenio opis za Board tab. • U Generisanje sintetizirajućeg EMIF dizajna Example i Generisanje EMIF dizajna Example za simulaciju teme, ažurirali sliku u koraku 3 svake teme. • U Generisanje EMIF dizajna Example za simulaciju tema, ažurirana Generisani simulacioni dizajn prample File Struktura sliku i izmijenio bilješku nakon slike. • U Generisanje sintetizirajućeg EMIF dizajna Example temu, dodao je korak i sliku za više interfejsa.
2019.07.31	19.2	1.2.0	• Dodato O interfejsima eksterne memorije Intel Agilex FPGA IP poglavlje i informacije o izdanju. • Ažurirani datumi i brojevi verzija. • Manja poboljšanja Synthesis Design Example figurirati u Synthesis Design Example tema.
2019.04.02	19.1		• Prvo izdanje.

Istorija revizije dokumenta za interfejse eksterne memorije Intel Agilex FPGA IP dizajn Example Korisničko uputstvo

Dokumenti / Resursi

intel UG-20219 vanjski memorijski interfejsi Intel Agilex FPGA IP Design Example [pdf] Korisnički priručnik UG-20219 Interfejsi eksterne memorije Intel Agilex FPGA IP dizajn Example, UG-20219, Interfejsi eksterne memorije Intel Agilex FPGA IP Design Example, Interfejsi Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Reference

• Uputstvo za upotrebu