UG-20219 Интерфейсы внешней памяти Intel Agilex FPGA IP Design Example
Об интерфейсах внешней памяти Intel® Agilex™ FPGA IP
Информация о выпуске
Версии IP совпадают с версиями программного обеспечения Intel® Quartus® Prime Design Suite до версии 19.1. Начиная с версии программного обеспечения Intel Quartus Prime Design Suite 19.2 или более поздней версии, IP-ядра имеют новую схему управления версиями IP. Номер схемы управления версиями IP (XYZ) меняется от одной версии программного обеспечения к другой. Изменение в:
- X указывает на основную версию IP. Если вы обновляете программное обеспечение Intel Quartus Prime, вы должны заново сгенерировать IP-адрес.
- Y указывает, что IP включает новые функции. Восстановите свой IP-адрес, чтобы включить эти новые функции.
- Z указывает на то, что IP содержит незначительные изменения. Восстановите свой IP-адрес, чтобы включить эти изменения.
Элемент Описание IP-версия 2.4.2 Intel Квартус Прайм 21.2 Дата выпуска 2021.06.21
Дизайн Example Краткое руководство по интерфейсам внешней памяти Intel Agilex™ FPGA IP
Автоматизированный дизайн exampЭтот поток доступен для интерфейсов внешней памяти Intel Agilex™. Генерировать ExampКнопка Le Designs на ExampВкладка «Проекты» позволяет указать и сгенерировать проект синтеза и моделирования example file наборы, которые вы можете использовать для проверки вашего IP-адреса EMIF. Вы можете сгенерировать дизайн exampФайл, соответствующий набору средств разработки Intel FPGA, или любой созданный вами IP-адрес EMIF. Вы можете использовать дизайн example для помощи в оценке или в качестве отправной точки для вашей собственной системы.
Общий дизайн Exampле Рабочие процессы
Создание проекта EMIF
Для программного обеспечения Intel Quartus Prime версии 17.1 и более поздних версий необходимо создать проект Intel Quartus Prime перед созданием IP-адреса EMIF и проектным проектом.ampле.
- Запустите программное обеспечение Intel Quartus Prime и выберите File ➤ Мастер создания нового проекта. Нажмите "Далее. Дизайн Example Краткое руководство по интерфейсам внешней памяти Intel Agilex™ FPGA IP
- Укажите каталог ( ), название проекта Intel Quartus Prime ( ) и имя объекта проекта верхнего уровня ( ), который вы хотите создать. Нажмите "Далее.
- Убедитесь, что выбран пустой проект. Нажмите «Далее» два раза.
- В разделе Семья выберите Intel Agilex.
- В разделе Фильтр имени введите номер детали устройства.
- В разделе «Доступные устройства» выберите соответствующее устройство.
- Нажмите «Готово».
Создание и настройка IP-адреса EMIF
Следующие шаги иллюстрируют создание и настройку IP-адреса EMIF. В этом пошаговом руководстве создается интерфейс DDR4, но шаги аналогичны для других протоколов. (Эти шаги следуют потоку каталога IP (автономный); если вместо этого вы решите использовать поток Platform Designer (системный), шаги будут аналогичны.)
- В окне Каталог IP выберите Интерфейсы внешней памяти Intel Agilex FPGA IP. (Если окно IP-каталога не отображается, выберите View ➤ Каталог IP.)
- В редакторе IP-параметров укажите имя объекта для IP-адреса EMIF (указанное здесь имя становится file имя для IP) и укажите каталог. Щелкните Создать.
- Редактор параметров имеет несколько вкладок, на которых вы должны настроить параметры, чтобы отразить вашу реализацию EMIF.
Руководство по редактору параметров Intel Agilex EMIF
В этом разделе представлены общие рекомендации по параметризации вкладок в редакторе IP-параметров Intel Agilex EMIF.
Таблица 1. Рекомендации по редактору параметров EMIF
| Вкладка редактора параметров | Руководящие принципы |
| Общий | Убедитесь, что следующие параметры введены правильно:
• Класс скорости для устройства. • Тактовая частота памяти. • Опорная тактовая частота PLL. |
| Память | • Обратитесь к техническому описанию вашего запоминающего устройства, чтобы ввести параметры на Память вкладка.
• Вы также должны указать конкретное место для контакта ALERT#. (Применимо только к протоколу памяти DDR4.) |
| Память ввода/вывода | • Для первоначальных исследований проекта вы можете использовать настройки по умолчанию на
Память ввода/вывода вкладка. • Для расширенной проверки конструкции следует выполнить моделирование платы, чтобы получить оптимальные настройки подключения. |
| Ввод-вывод ПЛИС | • Для первоначальных исследований проекта вы можете использовать настройки по умолчанию на
Ввод-вывод ПЛИС вкладка. • Для расширенной проверки конструкции следует выполнить моделирование платы с соответствующими моделями IBIS, чтобы выбрать соответствующие стандарты ввода-вывода. |
| Память Тайминг | • Для первоначальных исследований проекта вы можете использовать настройки по умолчанию на
Память Тайминг вкладка. • Для расширенной проверки проекта вы должны ввести параметры в соответствии с техническими данными вашего запоминающего устройства. |
| Контроллер | Установите параметры контроллера в соответствии с желаемой конфигурацией и поведением вашего контроллера памяти. |
| Диагностика | Вы можете использовать параметры на Диагностика для помощи в тестировании и отладке интерфейса памяти. |
| Exampле дизайн | The Exampле дизайн вкладка позволяет создавать дизайн exampфайлы для синтеза и моделирования. Сгенерированный дизайн exampФайл представляет собой полную систему EMIF, состоящую из IP-адреса EMIF и драйвера, который генерирует случайный трафик для проверки интерфейса памяти. |
Для получения подробной информации об отдельных параметрах см. соответствующую главу для вашего протокола памяти в Руководстве пользователя Intel Agilex FPGA IP для интерфейсов внешней памяти.
Генерация Synthesizable EMIF Design Example
Для комплекта разработки Intel Agilex достаточно оставить для большинства параметров IP-адреса Intel Agilex EMIF значения по умолчанию. Для создания синтезируемого дизайна exampле, выполните следующие действия:
- На бывшемampНа вкладке Designs убедитесь, что флажок Synthesis установлен.
- Если вы реализуете единый интерфейс example design, настройте IP-адрес EMIF и нажмите File➤ Сохранить, чтобы сохранить текущую настройку в варианте IP-адреса пользователя. file ( .ip).
- Если вы реализуете exampДля оформления с несколькими интерфейсами укажите количество IP-адресов до нужного количества интерфейсов. Вы можете увидеть общее количество идентификаторов EMIF, такое же, как и выбранное количество IP-адресов. Выполните следующие действия, чтобы настроить каждый интерфейс:
- Выберите Cal-IP, чтобы указать подключение интерфейса к Calibration IP.
- Настройте IP-адрес EMIF соответствующим образом на всех вкладках редактора параметров.
- Вернуться к бывшемуampна вкладке «Дизайн» и нажмите «Захват» для нужного идентификатора EMIF.
- Повторите шаги с a по c для всех идентификаторов EMIF.
- Вы можете нажать кнопку «Очистить», чтобы удалить захваченные параметры, и повторить шаги с a по c, чтобы внести изменения в IP-адрес EMIF.
- Нажмите File➤ Сохранить, чтобы сохранить текущую настройку в варианте IP-адреса пользователя. file ( .ip).
- Если вы реализуете единый интерфейс example design, настройте IP-адрес EMIF и нажмите File➤ Сохранить, чтобы сохранить текущую настройку в варианте IP-адреса пользователя. file ( .ip).
- Нажмите «Создать пример».ample Дизайн в правом верхнем углу окна.
- Укажите каталог для проекта EMIF example и нажмите ОК. Успешное создание дизайна EMIF exampле создает следующее fileустановить в каталоге qii.
- Нажмите File ➤ Выход, чтобы закрыть окно IP Parameter Editor Pro. Система сообщает: Последние изменения не были сгенерированы. Создать сейчас? Щелкните Нет, чтобы перейти к следующему потоку.
- Чтобы открыть бывшуюampдизайн, нажмите File ➤ Откройте проект и перейдите к /ample_name>/qii/ed_synth.qpf и нажмите «Открыть».
Примечание: Для получения информации о компиляции и программировании проекта exampле, см.
Компиляция и программирование Intel Agilex EMIF Design Exampле.
Рисунок 4. Сгенерированный синтезируемый дизайн Example File Структура
Для получения информации о построении системы с двумя или более интерфейсами внешней памяти см.ampФайл с несколькими интерфейсами EMIF в Руководстве пользователя Intel Agilex FPGA IP Интерфейсы внешней памяти. Сведения об отладке нескольких интерфейсов см. в разделе «Включение набора инструментов EMIF в существующем проекте» в Руководстве пользователя Intel Agilex FPGA IP для интерфейсов внешней памяти.
Примечание: Если вы не установите флажок «Моделирование» или «Синтез», каталог назначения содержит только проект Platform Designer. files, которые не компилируются программным обеспечением Intel Quartus Prime напрямую, но которые вы можете view или отредактируйте в Platform Designer. В этой ситуации вы можете запустить следующие команды для создания синтеза и моделирования file наборы.
- Чтобы создать компилируемый проект, вы должны запустить скрипт quartus_sh -t make_qii_design.tcl в целевом каталоге.
- Чтобы создать проект моделирования, вы должны запустить сценарий quartus_sh -t make_sim_design.tcl в целевом каталоге.
Примечание: Если вы создали дизайн example, а затем внести в него изменения в редакторе параметров, необходимо повторно сгенерировать проект example, чтобы увидеть, как ваши изменения реализованы. Недавно созданный дизайн example не перезаписывает существующий дизайн example files.
Генерация EMIF Design Exampле для моделирования
Для комплекта разработки Intel Agilex достаточно оставить для большинства параметров IP-адреса Intel Agilex EMIF значения по умолчанию. Чтобы сгенерировать дизайн example для имитации, выполните следующие действия:
- На бывшемampНа вкладке Designs убедитесь, что установлен флажок Simulation. Также выберите нужный формат Simulation HDL, Verilog или VHDL.
- Настройте IP-адрес EMIF и нажмите File ➤ Сохранить, чтобы сохранить текущую настройку в варианте IP-адреса пользователя. file ( .ip).
- Нажмите «Создать пример».ample Дизайн в правом верхнем углу окна.
- Укажите каталог для проекта EMIF example и нажмите ОК. Успешное создание дизайна EMIF exampле создает несколько file наборы для различных поддерживаемых симуляторов в каталоге sim/ed_sim.
- Нажмите File ➤ Выход, чтобы закрыть окно IP Parameter Editor Pro. Система сообщает: Последние изменения не были сгенерированы. Создать сейчас? Щелкните Нет, чтобы перейти к следующему потоку.
Сгенерированный проект моделирования Example File Структура
Примечание: Интерфейсы внешней памяти Intel Agilex FPGA IP в настоящее время поддерживает только симуляторы VCS, ModelSim/QuestaSim и Xcelium. В будущих выпусках планируется дополнительная поддержка симулятора.
Примечание: Если вы не установите флажок «Моделирование» или «Синтез», каталог назначения содержит только проект Platform Designer. files, которые не компилируются программным обеспечением Intel Quartus Prime напрямую, но которые вы можете view или отредактируйте в Platform Designer. В этой ситуации вы можете запустить следующие команды для создания синтеза и моделирования file наборы.
- Чтобы создать компилируемый проект, вы должны запустить скрипт quartus_sh -t make_qii_design.tcl в целевом каталоге.
- Чтобы создать проект моделирования, вы должны запустить сценарий quartus_sh -t make_sim_design.tcl в целевом каталоге.
Примечание: Если вы создали дизайн example, а затем внести в него изменения в редакторе параметров, необходимо повторно сгенерировать проект example, чтобы увидеть, как ваши изменения реализованы. Недавно созданный дизайн example не перезаписывает существующий дизайн example files.
Моделирование по сравнению с аппаратной реализацией
Для имитации интерфейса внешней памяти можно выбрать либо пропуск калибровки, либо полную калибровку на вкладке «Диагностика» во время генерации IP.
Имитационные модели ЭМИФ
В этой таблице сравниваются характеристики модели калибровки с пропуском и полной калибровки.
Таблица 2. Имитационные модели EMIF: калибровка с пропуском и полная калибровка
| Пропустить калибровку | Полная калибровка |
| Моделирование на системном уровне с акцентом на пользовательскую логику. | Моделирование интерфейса памяти с упором на калибровку. |
| Детали калибровки не фиксируются. | Захватывает все сtages калибровки. |
| Имеет возможность хранить и извлекать данные. | Включает выравнивание, побитовое выравнивание и т. д. |
| Представляет точную эффективность. | |
| Не учитывает перекос доски. | |
Моделирование RTL по сравнению с аппаратной реализацией
В этой таблице показаны основные различия между моделированием EMIF и аппаратной реализацией.
Таблица 3. Моделирование EMIF RTL в сравнении с аппаратной реализацией
| Моделирование RTL | Аппаратная реализация |
| Код инициализации и калибровки Nios® выполняется параллельно. | Код инициализации и калибровки Nios выполняется последовательно. |
| Интерфейсы выставляют сигнал cal_done одновременно в моделировании. | Операции установщика определяют порядок калибровки, а интерфейсы не утверждают cal_done одновременно. |
Вы должны запускать моделирование RTL на основе шаблонов трафика для приложения вашего проекта. Обратите внимание, что симуляция RTL не моделирует задержки трассировки печатной платы, что может привести к несоответствию задержки между симуляцией RTL и аппаратной реализацией.
Моделирование IP интерфейса внешней памяти с помощью ModelSim
Эта процедура показывает, как смоделировать проект EMIF exampле.
- Запустите программу Mentor Graphics* ModelSim и выберите File ➤ Изменить каталог. Перейдите в каталог sim/ed_sim/mentor в сгенерированном примере проекта.ampпапка.
- Убедитесь, что окно Transcript отображается в нижней части экрана. Если окно Transcript не отображается, отобразите его, щелкнув View ➤ Стенограмма.
- В окне Transcript запустите исходный код msim_setup.tcl.
- После завершения выполнения исходного кода msim_setup.tcl запустите ld_debug в окне Transcript.
- После завершения работы ld_debug убедитесь, что отображается окно Objects. Если окно «Объекты» не отображается, отобразите его, щелкнув View ➤ Объекты.
- В окне Objects выберите сигналы, которые вы хотите смоделировать, щелкнув правой кнопкой мыши и выбрав Add Wave.
- После того, как вы закончите выбирать сигналы для симуляции, выполните run -all в окне Transcript. Моделирование выполняется до тех пор, пока оно не будет завершено.
- Если имитация не видна, нажмите View ➤ Волна.
Размещение контактов для Intel Agilex EMIF IP
В этом разделе приведены рекомендации по размещению контактов.
Надview
ПЛИС Intel Agilex имеют следующую структуру:
- Каждое устройство содержит до 8 банков ввода/вывода.
- Каждый банк ввода/вывода содержит 2 вспомогательных банка ввода/вывода.
- Каждый дополнительный банк ввода-вывода содержит 4 дорожки.
- Каждая дорожка содержит 12 контактов ввода-вывода общего назначения (GPIO).
Общие рекомендации по выводам
Ниже приведены общие рекомендации по выводам.
Примечание: Для получения более подробной информации о контактах см. раздел «Планирование IP-контактов и ресурсов Intel Agilex FPGA EMIF» в главе, посвященной конкретному протоколу для вашего протокола внешней памяти, в Руководстве пользователя Intel Agilex FPGA IP «Интерфейсы внешней памяти».
- Убедитесь, что контакты для данного интерфейса внешней памяти находятся в одной строке ввода-вывода.
- Интерфейсы, охватывающие несколько банков, должны соответствовать следующим требованиям:
- Банки должны быть рядом друг с другом. Для получения информации о смежных банках см. раздел «Архитектура EMIF: банк ввода-вывода» в Руководстве пользователя Intel Agilex FPGA IP по интерфейсам внешней памяти.
- Все адреса, команды и связанные с ними контакты должны находиться в одном подбанке.
- Выводы адреса, команды и данных могут совместно использоваться в подбанке при следующих условиях:
- Выводы адреса, команды и данных не могут совместно использовать полосу ввода/вывода.
- Только неиспользуемая дорожка ввода-вывода в банке адресов и команд может содержать выводы данных.
Таблица 4. Общие ограничения выводов
| Тип сигнала | Ограничение |
| Строб данных | Все сигналы, принадлежащие группе DQ, должны находиться на одной и той же дорожке ввода/вывода. |
| Данные | Связанные выводы DQ должны находиться на одной и той же дорожке ввода-вывода. Для протоколов, не поддерживающих двунаправленные линии данных, сигналы чтения следует группировать отдельно от сигналов записи. |
| Адрес и команда | Контакты адреса и команды должны располагаться в предопределенных местах внутри подбанка ввода-вывода. |
Примечание: Для получения более подробной информации о контактах см. раздел «Планирование IP-контактов и ресурсов Intel Agilex FPGA EMIF» в главе, посвященной конкретному протоколу для вашего протокола внешней памяти, в Руководстве пользователя Intel Agilex FPGA IP «Интерфейсы внешней памяти».
- Убедитесь, что контакты для данного интерфейса внешней памяти находятся в одной строке ввода-вывода.
- Интерфейсы, охватывающие несколько банков, должны соответствовать следующим требованиям:
- Банки должны быть рядом друг с другом. Для получения информации о смежных банках см. раздел «Архитектура EMIF: банк ввода-вывода» в Руководстве пользователя Intel Agilex FPGA IP по интерфейсам внешней памяти.
- Все адреса, команды и связанные с ними контакты должны находиться в одном подбанке.
- Выводы адреса, команды и данных могут совместно использоваться в подбанке при следующих условиях:
- Выводы адреса, команды и данных не могут совместно использовать полосу ввода/вывода.
- Только неиспользуемая дорожка ввода-вывода в банке адресов и команд может содержать выводы данных.
Генерация проекта Exampфайл с опцией конфигурации TG
Сгенерированный дизайн EMIF exampФайл включает в себя блок генератора трафика (TG). По умолчанию дизайн exampФайл использует простой блок TG (altera_tg_avl), который можно сбросить только для перезапуска жестко закодированного шаблона трафика. При необходимости вы можете вместо этого включить настраиваемый генератор трафика (TG2). В конфигурируемом генераторе трафика (TG2) (altera_tg_avl_2) вы можете настроить шаблон трафика в режиме реального времени через управляющие регистры — это означает, что вам не нужно перекомпилировать дизайн, чтобы изменить или перезапустить шаблон трафика. Этот генератор трафика обеспечивает точный контроль над типом трафика, который он отправляет на интерфейс управления EMIF. Кроме того, он предоставляет регистры состояния, содержащие подробную информацию об ошибках.
Включение генератора трафика в Design Example
Вы можете включить настраиваемый генератор трафика на вкладке «Диагностика» в редакторе параметров EMIF. Чтобы включить настраиваемый генератор трафика, включите параметр Использовать настраиваемый генератор трафика Avalon 2.0 на вкладке Диагностика.
Рисунок 6.
- Вы можете отключить шаблон трафика по умолчаниюtage или настроенный пользователем трафик stage, но у вас должен быть хотя бы один stagе включен. Для получения информации об этих сtagсм. разделы Шаблон трафика по умолчанию и Шаблон трафика, сконфигурированный пользователем в Руководстве пользователя Intel Agilex FPGA IP Интерфейсы внешней памяти.
- Параметр продолжительности теста TG2 применяется только к шаблону трафика по умолчанию. Вы можете выбрать продолжительность теста: короткую, среднюю или бесконечную.
- Вы можете выбрать одно из двух значений для параметра Режим интерфейса конфигурации TG2:
- JTAG: Позволяет использовать графический интерфейс в системной консоли. Дополнительные сведения см. в разделе Интерфейс конфигурации генератора трафика в Руководстве пользователя Intel Agilex FPGA IP Интерфейсы внешней памяти.
- Экспорт: Позволяет использовать пользовательскую логику RTL для управления шаблоном трафика.
Использование Design Exampфайл с набором инструментов отладки EMIF
Перед запуском EMIF Debug Toolkit убедитесь, что вы настроили свое устройство с помощью программного обеспечения. file с включенным набором инструментов отладки EMIF. Чтобы запустить набор инструментов отладки EMIF, выполните следующие действия.
- В программном обеспечении Intel Quartus Prime откройте системную консоль, выбрав Инструменты ➤ Средства отладки системы ➤ Системная консоль.
- [Пропустите этот шаг, если ваш проект уже открыт в программном обеспечении Intel Quartus Prime.] В системной консоли загрузите объект SRAM. file (.sof), с помощью которого вы запрограммировали плату (как описано в разделе «Необходимые условия для использования набора инструментов отладки EMIF» в Руководстве пользователя Intel Agilex FPGA IP для интерфейсов внешней памяти).
- Выберите экземпляры для отладки.
- Выберите набор инструментов отладки EMIF Calibration Debug Toolkit для отладки калибровки EMIF, как описано в разделе «Создание примера проекта».ample с опцией отладки калибровки. В качестве альтернативы выберите EMIF TG Configuration Toolkit для отладки генератора трафика, как описано в разделе «Создание проекта Ex».ampфайл с опцией конфигурации TG.
- Щелкните Open Toolkit, чтобы открыть главный view набора средств отладки EMIF.
- Если в запрограммированном проекте несколько экземпляров EMIF, выберите столбец (путь к JTAG master) и идентификатор интерфейса памяти экземпляра EMIF, для которого необходимо активировать инструментарий.
- Нажмите «Активировать интерфейс», чтобы инструментарий мог считать параметры интерфейса и состояние калибровки.
- Вы должны отлаживать один интерфейс за раз; поэтому для подключения к другому интерфейсу в проекте необходимо сначала деактивировать текущий интерфейс.
Ниже приведены бывшиеampфайлы отчетов из EMIF Calibration Debug Toolkit и EMIF TG Configuration Toolkit: соответственно.
Примечание: Дополнительные сведения об отладке калибровки см. в разделе Отладка с помощью набора средств отладки интерфейса внешней памяти в Руководстве пользователя Intel Agilex FPGA IP для интерфейсов внешней памяти.
Примечание: Подробные сведения об отладке генератора трафика см. в разделе Пользовательский интерфейс конфигурации генератора трафика в Руководстве пользователя Intel Agilex FPGA IP для интерфейсов внешней памяти.
Дизайн ExampФайл Описание для интерфейсов внешней памяти Intel Agilex FPGA IP
Когда вы параметризуете и генерируете свой IP-адрес EMIF, вы можете указать, что система создает каталоги для моделирования и синтеза. file наборы и генерировать file устанавливает автоматически. Если вы выберете Simulation или Synthesis в разделе ExampЛе Дизайн Fileс на эксampНа вкладке «Модели» система создает полную симуляцию. file набор или полный синтез file установить в соответствии с вашим выбором.
Синтез Дизайн Эксample
Синтез дизайн example содержит основные блоки, показанные на рисунке ниже.
- Генератор трафика, который представляет собой синтезируемый Avalon®-MM exampФайловый драйвер, который реализует псевдослучайный шаблон чтения и записи по параметризованному числу адресов. Генератор трафика также отслеживает данные, считанные из памяти, чтобы убедиться, что они совпадают с записанными данными, и констатирует сбой в противном случае.
- Экземпляр интерфейса памяти, который включает в себя:
- Контроллер памяти, который является модератором между интерфейсом Avalon-MM и интерфейсом AFI.
- PHY, который служит интерфейсом между контроллером памяти и внешними устройствами памяти для выполнения операций чтения и записи.
Рисунок 7. Схема синтеза Example
Примечание: Если для одного или нескольких параметров «Режим совместного использования PLL», «Режим совместного использования DLL» или «Режим совместного использования OCT» установлено любое значение, кроме «Нет совместного использования», схема синтезаampФайл будет содержать два экземпляра генератора трафика/интерфейса памяти. Два экземпляра интерфейса генератора трафика/памяти связаны только общими соединениями PLL/DLL/OCT, как определено настройками параметров. Экземпляры интерфейса генератора трафика/памяти демонстрируют, как вы можете создавать такие соединения в своих собственных проектах.
Моделирование дизайна Example
Дизайн моделирования example содержит основные блоки, показанные на следующем рисунке.
- Пример конструкции синтеза exampле. Как описано в предыдущем разделе, схема синтеза exampФайл содержит генератор трафика, компонент калибровки и экземпляр интерфейса памяти. Эти блоки по умолчанию используют абстрактные модели симуляции, где это подходит для быстрой симуляции.
- Модель памяти, которая действует как общая модель, соответствующая спецификациям протокола памяти. Часто поставщики памяти предоставляют имитационные модели для своих конкретных компонентов памяти, которые можно загрузить с их веб-сайта. webсайты.
- Средство проверки состояния, которое отслеживает сигналы состояния от IP-интерфейса внешней памяти и генератора трафика, чтобы сигнализировать об общем состоянии прохождения или сбоя.
Рисунок 10. Схема моделирования Example
ExampВкладка интерфейса Le Designs
Редактор параметров включает ExampВкладка «Проекты», которая позволяет вам параметризовать и генерировать свой дизайн exampлес.
Интерфейсы внешней памяти Intel Agilex FPGA IP Design Example Архив руководства пользователя
Версии IP совпадают с версиями программного обеспечения Intel Quartus Prime Design Suite до версии 19.1. Начиная с версии программного обеспечения Intel Quartus Prime Design Suite 19.2 или более поздней версии, IP-адреса имеют новую схему управления версиями IP. Если версия ядра IP отсутствует в списке, применяется руководство пользователя для предыдущей версии ядра IP.
История изменений документа для интерфейсов внешней памяти Intel Agilex FPGA IP Design ExampРуководство пользователя
| Версия документа | Версия Intel Quartus Prime | IP-версия | Изменения |
| 2021.06.21 | 21.2 | 2.4.2 | В Дизайн ExampБыстрый старт глава:
• Добавлено примечание к Компиляция и программирование Intel Agilex EMIF Design Example тема. • Изменено название Генерация проекта Example с опцией отладки калибровки тема. • Добавлен Генерация проекта Exampфайл с опцией конфигурации TG и Включение генератора трафика в Design Example темы. • Изменены шаги 2, 3 и 4, обновлено несколько рисунков и добавлено примечание в Использование Design Exampфайл с набором инструментов отладки EMIF тема. |
| 2021.03.29 | 21.1 | 2.4.0 | В Дизайн ExampБыстрый старт глава:
• Добавлено примечание к Генерация Synthesizable EMIF Design Example и Генерация EMIF Design Exampле для моделирования темы. • Обновлен File Структурная схема в Генерация EMIF Design Exampле для моделирования тема. |
| 2020.12.14 | 20.4 | 2.3.0 | В Дизайн ExampБыстрый старт главу, внесены следующие изменения:
• Обновлен Генерация Synthesizable EMIF Design Example тема для включения конструкций с несколькими EMIF. • Обновлен рисунок для шага 3 в Генерация EMIF Design Exampле для моделирования тема. |
| 2020.10.05 | 20.3 | 2.3.0 | В Дизайн Example Краткое руководство главу, внесены следующие изменения:
• В Создание проекта EMIF, обновил изображение на шаге 6. • В Генерация Synthesizable EMIF Design Example, обновил рисунок на шаге 3. • В Генерация EMIF Design Exampле для моделирования, обновил рисунок на шаге 3. • В Моделирование по сравнению с аппаратной реализацией, исправил небольшую опечатку во второй таблице. • В Использование Design Exampфайл с набором инструментов отладки EMIF, изменен шаг 6, добавлены шаги 7 и 8. |
| продолжение… | |||
| Версия документа | Версия Intel Quartus Prime | IP-версия | Изменения |
| 2020.04.13 | 20.1 | 2.1.0 | • В О главу, изменил таблицу в
Информация о выпуске тема. • В Дизайн Example Краткое руководство глава: — Изменен шаг 7 и связанное с ним изображение в Генерация Synthesizable EMIF Design Example тема. — Изменено Генерация проекта Example с опцией отладки тема. — Изменено Использование Design Exampфайл с набором инструментов отладки EMIF тема. |
| 2019.12.16 | 19.4 | 2.0.0 | • В Дизайн ExampБыстрый старт глава:
— Обновлена иллюстрация в шаге 6 Создание проекта EMIF тема. — Обновлена иллюстрация в шаге 4 Генерация Synthesizable EMIF Design Example тема. — Обновлена иллюстрация в шаге 4 Генерация EMIF Design Exampле для моделирования тема. — Изменен шаг 5 в Генерация EMIF Design Exampле для моделирования тема. — Изменено Общие рекомендации по выводам и Соседние банки разделы Размещение контактов для Intel Agilex EMIF IP тема. |
| 2019.10.18 | 19.3 | • В Создание проекта EMIF тему, обновил изображение пунктом 6.
• В Создание и настройка IP-адреса EMIF тему, обновил рисунок с шагом 1. • В таблице в Руководство по редактору параметров Intel Agilex EMIF тема, изменено описание для Доска вкладка. • В Генерация Synthesizable EMIF Design Example и Генерация EMIF Design Exampле для моделирования темы, обновил изображение на шаге 3 каждой темы. • В Генерация EMIF Design Exampле для моделирования тему, обновил Сгенерированный проект моделирования Example File Структура рисунок и изменил примечание после рисунка. • В Генерация Synthesizable EMIF Design Example тему, добавил шаг и рисунок для нескольких интерфейсов. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Добавлен Об интерфейсах внешней памяти Intel Agilex FPGA IP главу и информацию о выпуске.
• Обновлены даты и номера версий. • Незначительное улучшение Синтез Дизайн Эксample фигура в Синтез Дизайн Эксample тема. |
| 2019.04.02 | 19.1 | • Изначальный выпуск. |
История изменений документа для интерфейсов внешней памяти Intel Agilex FPGA IP Design ExampРуководство пользователя
Документы/Ресурсы
 |
Intel UG-20219 Интерфейсы внешней памяти Intel Agilex FPGA IP Design Example [pdf] Руководство пользователя UG-20219 Интерфейсы внешней памяти Intel Agilex FPGA IP Design Example, UG-20219, Интерфейсы внешней памяти Intel Agilex FPGA IP Design Example, Интерфейсы Intel Agilex FPGA IP Design Exampле, Agilex FPGA IP Design Example |
