UG-20219 Interfaces de memoria externa Intel Agilex FPGA IP Design Example

Acerca de las interfaces de memoria externa Intel® Agilex™ FPGA IP

Información de lanzamiento

Las versiones de IP son las mismas que las versiones del software Intel® Quartus® Prime Design Suite hasta v19.1. A partir de la versión 19.2 o posterior del software Intel Quartus Prime Design Suite, los núcleos de IP tienen un nuevo esquema de control de versiones de IP. El número del esquema de control de versiones de IP (XYZ) cambia de una versión de software a otra. Un cambio en:

• X indica una revisión importante de la propiedad intelectual. Si actualiza su software Intel Quartus Prime, debe regenerar la IP.
• Y indica que la IP incluye nuevas funciones. Regenera tu IP para incluir estas nuevas funciones.
• Z indica que la IP incluye cambios menores. Regenera tu IP para incluir estos cambios.
  

  Artículo	Descripción
  Versión IP	2.4.2
  Intel Quartus Prime	21.2
  Fecha de lanzamiento	2021.06.21

Ex diseñoampGuía de inicio rápido para interfaces de memoria externa Intel Agilex™ FPGA IP

Un diseño automatizado exampEl flujo de archivos está disponible para las interfaces de memoria externa Intel Agilex™. el genero exampel botón Diseños en el ExampLa pestaña Diseños le permite especificar y generar el diseño de síntesis y simulación example file conjuntos que puede utilizar para validar su IP EMIF. Puede generar un diseño exampque coincida con el kit de desarrollo Intel FPGA, o para cualquier IP EMIF que genere. Puedes usar el diseño exampcomo ayuda para su evaluación, o como punto de partida para su propio sistema.

Ex diseño generalampflujos de trabajo

Creación de un proyecto EMIF

Para la versión 17.1 y posteriores del software Intel Quartus Prime, debe crear un proyecto Intel Quartus Prime antes de generar la IP de EMIF y diseñar exampel.

1. Inicie el software Intel Quartus Prime y seleccione File ➤ Asistente para nuevos proyectos. Haga clic en Siguiente. Ex diseñoampGuía de inicio rápido para interfaces de memoria externa Intel Agilex™ FPGA IP
2. Especifique un directorio ( ), un nombre para el proyecto Intel Quartus Prime ( ), y un nombre de entidad de diseño de nivel superior ( ) que desea crear. Haga clic en Siguiente.
3. Verifique que esté seleccionado Proyecto vacío. Haga clic en Siguiente dos veces.
4. En Familia, seleccione Intel Agilex.
5. En Filtro de nombre, escriba el número de pieza del dispositivo.
6. En Dispositivos disponibles, seleccione el dispositivo adecuado.
7. Haga clic en Finalizar.

Generación y configuración de la IP de EMIF

Los siguientes pasos ilustran cómo generar y configurar la IP de EMIF. Este tutorial crea una interfaz DDR4, pero los pasos son similares para otros protocolos. (Estos pasos siguen el flujo del Catálogo de IP (independiente); si elige usar el flujo del Diseñador de plataforma (sistema), los pasos son similares).

1. En la ventana Catálogo de IP, seleccione Interfaces de memoria externa Intel Agilex FPGA IP. (Si la ventana Catálogo IP no está visible, seleccione View ➤ Catálogo IP.)
2. En el Editor de parámetros de IP, proporcione un nombre de entidad para la IP de EMIF (el nombre que proporcione aquí se convierte en el file nombre de la IP) y especifique un directorio. Haz clic en Crear.
3. El editor de parámetros tiene varias pestañas en las que debe configurar los parámetros para reflejar su implementación de EMIF.

Directrices del editor de parámetros EMIF de Intel Agilex
Este tema proporciona una guía de alto nivel para parametrizar las pestañas en el editor de parámetros IP de Intel Agilex EMIF.

Tabla 1. Directrices del editor de parámetros de EMIF

Ficha Editor de parámetros	Pautas
General	Asegúrese de que los siguientes parámetros se hayan ingresado correctamente: • El grado de velocidad del dispositivo. • La frecuencia del reloj de la memoria. • La frecuencia de reloj de referencia de PLL.
Memoria	• Consulte la hoja de datos de su dispositivo de memoria para introducir los parámetros en la Memoria pestaña. • También debe ingresar una ubicación específica para el pin ALERT#. (Se aplica solo al protocolo de memoria DDR4).
E/S de memoria	• Para las investigaciones iniciales del proyecto, puede usar la configuración predeterminada en el E/S de memoria pestaña. • Para la validación avanzada del diseño, debe realizar una simulación de placa para derivar configuraciones de terminación óptimas.
Entrada/salida FPGA	• Para las investigaciones iniciales del proyecto, puede usar la configuración predeterminada en el Entrada/salida FPGA pestaña. • Para la validación avanzada del diseño, debe realizar una simulación de placa con modelos IBIS asociados para seleccionar los estándares de E/S apropiados.
Tiempo de memoria	• Para las investigaciones iniciales del proyecto, puede usar la configuración predeterminada en el Tiempo de memoria pestaña. • Para la validación avanzada del diseño, debe ingresar los parámetros de acuerdo con la hoja de datos de su dispositivo de memoria.
Controlador	Establezca los parámetros del controlador de acuerdo con la configuración y el comportamiento deseados para su controlador de memoria.
Diagnóstico	Puede utilizar los parámetros de la Diagnóstico pestaña para ayudar a probar y depurar su interfaz de memoria.
Examplos diseños	El Examplos diseños pestaña le permite generar diseño examparchivos para síntesis y simulación. El diseño generado example es un sistema EMIF completo que consiste en la IP EMIF y un controlador que genera tráfico aleatorio para validar la interfaz de memoria.

Para obtener información detallada sobre parámetros individuales, consulte el capítulo correspondiente a su protocolo de memoria en la Guía del usuario de IP de Intel Agilex FPGA de interfaces de memoria externa.

Generación del ejemplo de diseño EMIF sintetizableample

Para el kit de desarrollo de Intel Agilex, es suficiente dejar la mayoría de las configuraciones IP de Intel Agilex EMIF en sus valores predeterminados. Para generar el diseño sintetizable exampes, sigue estos pasos:

1. en el exampEn la pestaña Diseños, asegúrese de que la casilla Síntesis esté marcada.
   • Si está implementando una interfaz única exampdiseño del archivo, configure la IP de EMIF y haga clic en File➤ Guardar para guardar la configuración actual en la variación de IP del usuario file ( .ip).
     • Si está implementando un exampdiseño de archivo con múltiples interfaces, especifique Número de IP para el número deseado de interfaces. Puede ver el número total de EMIF ID igual que el Número de IP seleccionado. Siga estos pasos para configurar cada interfaz:
   •  Seleccione Cal-IP para especificar la conexión de la interfaz a Calibration IP.
   • Configure la IP de EMIF en consecuencia en todas las pestañas del Editor de parámetros.
   • Volver a ExampHaga clic en la pestaña Diseño y haga clic en Capturar en el ID de EMIF deseado.
   • Repita los pasos del a al c para todos los ID de EMIF.
   • Puede hacer clic en el botón Borrar para eliminar los parámetros capturados y repetir los pasos del a al c para realizar cambios en la IP de EMIF.
   • Hacer clic File➤ Guardar para guardar la configuración actual en la variación de IP del usuario file ( .ip).
2. Haga clic en Generar Example Design en la esquina superior derecha de la ventana.
3. Especifique un directorio para el diseño EMIF examparchivo y haga clic en Aceptar. Generación exitosa del diseño EMIF example crea lo siguiente fileestablecido en un directorio qii.
4. Hacer clic File ➤ Salir para salir de la ventana de IP Parameter Editor Pro. El sistema indica, No se han generado cambios recientes. ¿Generar ahora? Haga clic en No para continuar con el siguiente flujo.
5. Para abrir el exampdiseño, haga clic en File ➤ Abra Proyecto y vaya a la /ampnombre_de_archivo>/qii/ed_synth.qpf y haga clic en Abrir.
   Nota: Para obtener información sobre cómo compilar y programar el diseño example, refiérase a
   Compilación y programación de Intel Agilex EMIF Design Exampel.

Figura 4. Ejemplo de diseño sintetizable generadoample File Estructura

Para obtener información sobre la construcción de un sistema con dos o más interfaces de memoria externa, consulte Creación de un diseño Examparchivo con múltiples interfaces EMIF, en la Guía del usuario de Intel Agilex FPGA IP de interfaces de memoria externa. Para obtener información sobre la depuración de múltiples interfaces, consulte Habilitación del kit de herramientas EMIF en un diseño existente, en la Guía del usuario de IP de Intel Agilex FPGA de interfaces de memoria externa.

Nota: Si no selecciona la casilla de verificación Simulación o Síntesis, el directorio de destino solo contiene el diseño de Platform Designer. files, que no son compilables directamente por el software Intel Quartus Prime, pero que puede view o editar en el Diseñador de plataforma. En esta situación, puede ejecutar los siguientes comandos para generar síntesis y simulación file conjuntos.

• Para crear un proyecto compilable, debe ejecutar quartus_sh -t make_qii_design.tclscript en el directorio de destino.
• Para crear un proyecto de simulación, debe ejecutar el script quartus_sh -t make_sim_design.tcl en el directorio de destino.

Nota: Si ha generado un diseño exampy luego realizar cambios en él en el editor de parámetros, debe volver a generar el diseño example para ver sus cambios implementados. El diseño recién generado example no sobrescribe el diseño existente example files.

Generación del diseño EMIF Examparchivo para simulación

Para el kit de desarrollo de Intel Agilex, es suficiente dejar la mayoría de las configuraciones IP de Intel Agilex EMIF en sus valores predeterminados. Para generar el diseño examparchivo para la simulación, siga estos pasos:

1. en el exampEn la pestaña Diseños, asegúrese de que la casilla Simulación esté marcada. Elija también el formato HDL de simulación requerido, ya sea Verilog o VHDL.
2. Configure la IP de EMIF y haga clic en File ➤ Guardar para guardar la configuración actual en la variación de IP del usuario file ( .ip).
3. Haga clic en Generar Example Design en la esquina superior derecha de la ventana.
4. Especifique un directorio para el diseño EMIF examparchivo y haga clic en Aceptar. Generación exitosa del diseño EMIF example crea múltiples file conjuntos para varios simuladores compatibles, en un directorio sim/ed_sim.
5. Hacer clic File ➤ Salir para salir de la ventana de IP Parameter Editor Pro. El sistema indica, No se han generado cambios recientes. ¿Generar ahora? Haga clic en No para continuar con el siguiente flujo.

Ejemplo de diseño de simulación generadoample File Estructura

Nota: Las interfaces de memoria externa Intel Agilex FPGA IP actualmente solo admiten los simuladores VCS, ModelSim/QuestaSim y Xcelium. Está prevista la compatibilidad adicional con el simulador en versiones futuras.

Nota: Si no selecciona la casilla de verificación Simulación o Síntesis, el directorio de destino solo contiene el diseño de Platform Designer. files, que no son compilables directamente por el software Intel Quartus Prime, pero que puede view o editar en el Diseñador de plataforma. En esta situación, puede ejecutar los siguientes comandos para generar síntesis y simulación file conjuntos.

• Para crear un proyecto compilable, debe ejecutar el script quartus_sh -t make_qii_design.tcl en el directorio de destino.
• Para crear un proyecto de simulación, debe ejecutar el script quartus_sh -t make_sim_design.tcl en el directorio de destino.

Nota: Si ha generado un diseño exampy luego realizar cambios en él en el editor de parámetros, debe volver a generar el diseño example para ver sus cambios implementados. El diseño recién generado example no sobrescribe el diseño existente example files.

Simulación frente a implementación de hardware
Para la simulación de interfaz de memoria externa, puede seleccionar saltear calibración o calibración completa en la pestaña Diagnóstico durante la generación de IP.

Modelos de simulación EMIF
Esta tabla compara las características de los modelos de calibración de salto y calibración completa.

Tabla 2. Modelos de simulación EMIF: calibración salteada versus calibración completa

Saltar calibración	Calibración completa
Simulación a nivel de sistema centrada en la lógica del usuario.	Simulación de interfaz de memoria centrada en la calibración.
Los detalles de la calibración no se capturan.	Captura todos los stages de calibración.
Tiene capacidad para almacenar y recuperar datos.	Incluye nivelación, alineación por bit, etc.
Representa la eficiencia precisa.
No considera el sesgo del tablero.

Simulación RTL frente a implementación de hardware
Esta tabla destaca las diferencias clave entre la simulación EMIF y la implementación de hardware.

Tabla 3. Simulación EMIF RTL versus implementación de hardware

Simulación RTL	Implementación de hardware
El código de inicialización y calibración de Nios® se ejecuta en paralelo.	El código de inicialización y calibración de Nios se ejecuta secuencialmente.
Las interfaces afirman la señal cal_done simultáneamente en la simulación.	Las operaciones de ajuste determinan el orden de calibración y las interfaces no afirman cal_done simultáneamente.

Debe ejecutar simulaciones RTL basadas en patrones de tráfico para la aplicación de su diseño. Tenga en cuenta que la simulación RTL no modela los retrasos de seguimiento de PCB, lo que puede causar una discrepancia en la latencia entre la simulación RTL y la implementación del hardware.

 Simulación de IP de interfaz de memoria externa con ModelSim
Este procedimiento muestra cómo simular el diseño EMIF exampel.

1. Inicie el software Mentor Graphics* ModelSim y seleccione File ➤ Cambiar directorio. Navegue al directorio sim/ed_sim/mentor dentro del diseño generado exampcarpeta le.
2. Verifique que la ventana Transcripción se muestre en la parte inferior de la pantalla. Si la ventana Transcripción no está visible, muéstrela haciendo clic en View ➤ Transcripción.
3. En la ventana Transcripción, ejecute source msim_setup.tcl.
4. Después de que source msim_setup.tcl termine de ejecutarse, ejecute ld_debug en la ventana Transcripción.
5. Después de que ld_debug termine de ejecutarse, verifique que se muestre la ventana Objetos. Si la ventana Objetos no está visible, muéstrela haciendo clic en View ➤ Objetos.
6. En la ventana Objetos, seleccione las señales que desea simular haciendo clic con el botón derecho y seleccionando Agregar onda.
7. Después de que termine de seleccionar las señales para la simulación, ejecute run -all en la ventana Transcripción. La simulación se ejecuta hasta que se completa.
8. Si la simulación no está visible, haga clic en View ➤ Ola.

Colocación de pines para Intel Agilex EMIF IP
Este tema proporciona pautas para la colocación de pines.

Encimaview
Los FPGA Intel Agilex tienen la siguiente estructura:

• Cada dispositivo contiene hasta 8 bancos de E/S.
• Cada banco de E/S contiene 2 subbancos de E/S.
• Cada subbanco de E/S contiene 4 carriles.
• Cada carril contiene 12 pines de E/S de uso general (GPIO).

Directrices generales sobre pines
Las siguientes son pautas generales para pines.

Nota: Para obtener información más detallada sobre pines, consulte la sección sobre planificación de recursos y pines IP EMIF de Intel Agilex FPGA en el capítulo específico del protocolo de su memoria externa, en la Guía del usuario de IP de Intel Agilex FPGA de interfaces de memoria externa.

• Asegúrese de que los pines para una interfaz de memoria externa dada residan dentro de la misma fila de E/S.
• Las interfaces que abarcan varios bancos deben cumplir los siguientes requisitos:
  •  Los bancos deben estar adyacentes entre sí. Para obtener información sobre los bancos adyacentes, consulte el tema Arquitectura EMIF: Banco de E/S en la Guía del usuario de IP de Intel Agilex FPGA de interfaces de memoria externa.
•  Todas las direcciones, los comandos y los pines asociados deben residir en un solo subbanco.
• Los pines de dirección, comando y datos pueden compartir un subbanco bajo las siguientes condiciones:
  • Los pines de dirección, comando y datos no pueden compartir un carril de E/S.
  • Solo un carril de E/S no utilizado en el banco de direcciones y comandos puede contener pines de datos.

Tabla 4. Restricciones generales de pasador

Tipo de señal	Restricción
Estroboscopio de datos	Todas las señales que pertenecen a un grupo DQ deben residir en el mismo carril de E/S.
Datos	Los pines DQ relacionados deben residir en el mismo carril de E/S. Para los protocolos que no admiten líneas de datos bidireccionales, las señales de lectura deben agruparse por separado de las señales de escritura.
Dirección y Comando	Los pines de dirección y comando deben residir en ubicaciones predefinidas dentro de un subbanco de E/S.

Nota: Para obtener información más detallada sobre pines, consulte la sección sobre planificación de recursos y pines IP EMIF de Intel Agilex FPGA en el capítulo específico del protocolo de su memoria externa, en la Guía del usuario de IP de Intel Agilex FPGA de interfaces de memoria externa.

• Asegúrese de que los pines para una interfaz de memoria externa dada residan dentro de la misma fila de E/S.
• Las interfaces que abarcan varios bancos deben cumplir los siguientes requisitos:
  • Los bancos deben estar adyacentes entre sí. Para obtener información sobre los bancos adyacentes, consulte el tema Arquitectura EMIF: Banco de E/S en la Guía del usuario de IP de Intel Agilex FPGA de interfaces de memoria externa.
• Todas las direcciones, los comandos y los pines asociados deben residir en un solo subbanco.
• Los pines de dirección, comando y datos pueden compartir un subbanco bajo las siguientes condiciones:
  • Los pines de dirección, comando y datos no pueden compartir un carril de E/S.
  • Solo un carril de E/S no utilizado en el banco de direcciones y comandos puede contener pines de datos.

Generación de un ejemplo de diseñoamparchivo con la opción de configuración TG

El diseño EMIF generado exampEl archivo incluye un bloque generador de tráfico (TG). Por defecto, el diseño example usa un bloque TG simple (altera_tg_avl) que solo se puede restablecer para relanzar un patrón de tráfico codificado. Si es necesario, puede optar por habilitar un generador de tráfico configurable (TG2) en su lugar. En el generador de tráfico configurable (TG2) (altera_tg_avl_2), puede configurar el patrón de tráfico en tiempo real a través de registros de control, lo que significa que no tiene que volver a compilar el diseño para cambiar o relanzar el patrón de tráfico. Este generador de tráfico proporciona un control preciso sobre el tipo de tráfico que envía en la interfaz de control EMIF. Además, proporciona registros de estado que contienen información detallada sobre fallas.

Habilitación del generador de tráfico en un Design Example

Puede habilitar el generador de tráfico configurable desde la pestaña Diagnóstico en el editor de parámetros EMIF. Para habilitar el generador de tráfico configurable, active Usar el generador de tráfico configurable de Avalon 2.0 en la pestaña Diagnóstico.

Figura 6.

• Puede optar por deshabilitar los patrones de tráfico predeterminados.tage o el tráfico configurado por el usuario stage, pero debe tener al menos una staghabilitado. Para obtener información sobre estos stages, consulte Patrón de tráfico predeterminado y Patrón de tráfico configurado por el usuario en la Guía del usuario de IP de Intel Agilex FPGA de interfaces de memoria externa.
• El parámetro de duración de la prueba TG2 se aplica solo al patrón de tráfico predeterminado. Puede elegir una duración de prueba corta, media o infinita.
• Puede elegir cualquiera de los dos valores para el parámetro Modo de interfaz de configuración TG2:
  • JTAG: Permite el uso de una GUI en la consola del sistema. Para obtener más información, consulte Interfaz de configuración del generador de tráfico en la Guía del usuario de IP de Intel Agilex FPGA de interfaces de memoria externa.
  • Exportar: Permite el uso de lógica RTL personalizada para controlar el patrón de tráfico.

Usando el Diseño Examparchivo con el kit de herramientas de depuración de EMIF

Antes de iniciar EMIF Debug Toolkit, asegúrese de haber configurado su dispositivo con una programación file que tiene habilitado el kit de herramientas de depuración de EMIF. Para iniciar el kit de herramientas de depuración de EMIF, siga estos pasos:

1. En el software Intel Quartus Prime, abra la Consola del sistema seleccionando Herramientas ➤ Herramientas de depuración del sistema ➤ Consola del sistema.
2. [Omita este paso si su proyecto ya está abierto en el software Intel Quartus Prime.] En la consola del sistema, cargue el objeto SRAM file (.sof) con el que programó la placa (como se describe en Requisitos previos para usar el kit de herramientas de depuración EMIF, en la Guía del usuario de IP de Intel Agilex FPGA de interfaces de memoria externa).
3. Seleccione instancias para depurar.
4. Seleccione el kit de herramientas de depuración de calibración EMIF para la depuración de calibración EMIF, como se describe en Generación de un diseño Examparchivo con la opción de depuración de calibración. Alternativamente, seleccione el kit de herramientas de configuración de EMIF TG para la depuración del generador de tráfico, como se describe en Generación de un diseño Examparchivo con la opción de configuración TG.
5. Haga clic en Abrir kit de herramientas para abrir el principal view del kit de herramientas de depuración de EMIF.
6. Si hay varias instancias de EMIF en el diseño programado, seleccione la columna (ruta a JTAG master) y el ID de la interfaz de memoria de la instancia EMIF para la que se activará el kit de herramientas.
7. Haga clic en Activar interfaz para permitir que el kit de herramientas lea los parámetros de la interfaz y el estado de calibración.
8. Debe depurar una interfaz a la vez; por lo tanto, para conectarse a otra interfaz en el diseño, primero debe desactivar la interfaz actual.

Los siguientes son ejemplosamparchivos de informes de EMIF Calibration Debug Toolkit y EMIF TG Configuration Toolkit:, respectivamente.

Nota: Para obtener detalles sobre la depuración de calibración, consulte Depuración con el kit de herramientas de depuración de interfaz de memoria externa, en la Guía del usuario de IP de FPGA de Intel Agilex de interfaces de memoria externa.

Nota: Para obtener detalles sobre la depuración del generador de tráfico, consulte Interfaz de usuario de configuración del generador de tráfico, en la Guía del usuario de IP de Intel Agilex FPGA de interfaces de memoria externa.

Ex diseñoampDescripción del archivo para interfaces de memoria externa Intel Agilex FPGA IP

Cuando parametrizas y generas tu EMIF IP, puedes especificar que el sistema cree directorios para simulación y síntesis file conjuntos, y generar el file establece automáticamente. Si selecciona Simulación o Síntesis en Exampel diseño Files en el example pestaña Diseños, el sistema crea una simulación completa file conjunto o una síntesis completa file establecer, de acuerdo con su selección.

Síntesis Diseño Example
El diseño de síntesis exampEl archivo contiene los bloques principales que se muestran en la siguiente figura.

• Un generador de tráfico, que es un Avalon®-MM ex sintetizableampcontrolador de archivo que implementa un patrón pseudoaleatorio de lecturas y escrituras en un número parametrizado de direcciones. El generador de tráfico también supervisa los datos leídos de la memoria para asegurarse de que coincidan con los datos escritos y, de lo contrario, afirma una falla.
• Una instancia de la interfaz de memoria, que incluye:
  • Un controlador de memoria que modera entre la interfaz Avalon-MM y la interfaz AFI.
  • El PHY, que sirve como interfaz entre el controlador de memoria y los dispositivos de memoria externos para realizar operaciones de lectura y escritura.

Figura 7. Ejemplo de diseño de síntesisample

Nota: Si uno o más de los parámetros Modo de uso compartido de PLL, Modo de uso compartido de DLL o Modo de uso compartido de OCT se establecen en cualquier valor que no sea Sin uso compartido, el diseño de síntesis exampEl archivo contendrá dos instancias de interfaz de memoria/generador de tráfico. Las dos instancias de interfaz de memoria/generador de tráfico están relacionadas solo por conexiones PLL/DLL/OCT compartidas según lo definido por la configuración de parámetros. Las instancias del generador de tráfico/interfaz de memoria demuestran cómo puede realizar dichas conexiones en sus propios diseños.

Diseño de simulación Example
El diseño de simulación exampEl archivo contiene los bloques principales que se muestran en la siguiente figura.

• Una instancia del diseño de síntesis example. Como se describe en la sección anterior, el diseño de síntesis exampEl archivo contiene un generador de tráfico, un componente de calibración y una instancia de la interfaz de memoria. Estos bloques utilizan por defecto modelos de simulación abstractos cuando es apropiado para una simulación rápida.
• Un modelo de memoria, que actúa como un modelo genérico que se adhiere a las especificaciones del protocolo de memoria. Con frecuencia, los proveedores de memoria proporcionan modelos de simulación para sus componentes de memoria específicos que puede descargar de su websitios.
• Un verificador de estado, que monitorea las señales de estado de la interfaz de memoria externa IP y el generador de tráfico, para señalar una condición general de aprobación o falla.

Figura 10. Ejemplo de diseño de simulaciónample

ExampPestaña de interfaz de diseños de archivos
El editor de parámetros incluye un Example pestaña Diseños que le permite parametrizar y generar su diseño exampLes.

Interfaces de memoria externa Intel Agilex FPGA IP Design ExampArchivos de la guía del usuario

Las versiones de IP son las mismas que las versiones del software Intel Quartus Prime Design Suite hasta v19.1. A partir de la versión 19.2 o posterior del software Intel Quartus Prime Design Suite, las IP tienen un nuevo esquema de control de versiones de IP. Si no se incluye una versión principal de IP, se aplica la guía del usuario para la versión principal de IP anterior.

Versión principal de IP	Guía del usuario
2.4.0	Interfaces de memoria externa Intel Agilex FPGA IP Design ExampArchivos de la guía del usuario
2.3.0	Interfaces de memoria externa Intel Agilex FPGA IP Design ExampArchivos de la guía del usuario
2.3.0	Interfaces de memoria externa Intel Agilex FPGA IP Design ExampArchivos de la guía del usuario
2.1.0	Interfaces de memoria externa Intel Agilex FPGA IP Design ExampArchivos de la guía del usuario
19.3	Interfaces de memoria externa Intel Agilex FPGA IP Design ExampArchivos de la guía del usuario

Historial de revisión de documentos para interfaces de memoria externa Intel Agilex FPGA IP Design ExampGuía del usuario

Versión del documento	Versión Intel Quartus Prime	Versión IP	Cambios
2021.06.21	21.2	2.4.2	En el Ex diseñoampInicio rápido capítulo: • Se agregó una nota a la Compilación y programación de Intel Agilex EMIF Design Example tema. • Modificado el título de la Generación de un ejemplo de diseñoamparchivo con la opción de depuración de calibración tema. • Se agregó el Generación de un ejemplo de diseñoamparchivo con la opción de configuración TG y Habilitación del generador de tráfico en un Design Example temas. • Se modificaron los pasos 2, 3 y 4, se actualizaron varias cifras y se agregó una nota en el Usando el Diseño Examparchivo con el kit de herramientas de depuración de EMIF tema.
2021.03.29	21.1	2.4.0	En el Ex diseñoampInicio rápido capítulo: • Se agregó una nota a la Generación del ejemplo de diseño EMIF sintetizableample y Generación del diseño EMIF Examparchivo para simulación temas. • Actualizado el File Diagrama de estructura en el Generación del diseño EMIF Examparchivo para simulación tema.
2020.12.14	20.4	2.3.0	En el Ex diseñoampInicio rápido capítulo, realizó los siguientes cambios: • Actualizado el Generación del ejemplo de diseño EMIF sintetizableample tema para incluir diseños multi-EMIF. • Se actualizó la figura del paso 3, en el Generación del diseño EMIF Examparchivo para simulación tema.
2020.10.05	20.3	2.3.0	En el Ex diseñoampGuía de inicio rápido capítulo, realizó los siguientes cambios: • En Creación de un proyecto EMIF, actualizó la imagen en el paso 6. • En Generación del ejemplo de diseño EMIF sintetizableample, actualizó la figura en el paso 3. • En Generación del diseño EMIF Examparchivo para simulación, actualizó la figura en el paso 3. • En Simulación frente a implementación de hardware, corrigió un error tipográfico menor en la segunda tabla. • En Usando el Diseño Examparchivo con el kit de herramientas de depuración de EMIF, modificó el paso 6, agregó los pasos 7 y 8.
continuado…

Versión del documento	Versión Intel Quartus Prime	Versión IP	Cambios
2020.04.13	20.1	2.1.0	• En el Acerca de capítulo, modificó la tabla en el Información de lanzamiento tema. • En el Ex diseñoampGuía de inicio rápido capítulo: — Modificado el paso 7 y la imagen asociada, en el Generación del ejemplo de diseño EMIF sintetizableample tema. — Modificado el Generación del ejemplo de diseñoamparchivo con la opción de depuración tema. — Modificado el Usando el Diseño Examparchivo con el kit de herramientas de depuración de EMIF tema.
2019.12.16	19.4	2.0.0	• En el Ex diseñoampInicio rápido capítulo: — Se actualizó la ilustración en el paso 6 del Creación de un proyecto EMIF tema. — Se actualizó la ilustración en el paso 4 del Generación del ejemplo de diseño EMIF sintetizableample tema. — Se actualizó la ilustración en el paso 4 del Generación del diseño EMIF Examparchivo para simulación tema. — Se modificó el paso 5 en el Generación del diseño EMIF Examparchivo para simulación tema. — Modificado el Directrices generales sobre pines y Bancos adyacentes secciones del Colocación de pines para Intel Agilex EMIF IP tema.
2019.10.18	19.3		• En el Creación de un proyecto EMIF topic, actualizo la imagen con el punto 6. • En el Generación y configuración de la IP de EMIF tema, actualizó la figura con el paso 1. • En la tabla de la Directrices del editor de parámetros EMIF de Intel Agilex tema, cambió la descripción del Junta pestaña. • En el Generación del ejemplo de diseño EMIF sintetizableample y Generación del diseño EMIF Examparchivo para simulación temas, actualizó la imagen en el paso 3 de cada tema. • En el Generación del diseño EMIF Examparchivo para simulación tema, actualizado el Ejemplo de diseño de simulación generadoample File Estructura figura y modificó la nota que sigue a la figura. • En el Generación del ejemplo de diseño EMIF sintetizableample tema, agregó un paso y una figura para múltiples interfaces.
2019.07.31	19.2	1.2.0	• Adicional Acerca de las interfaces de memoria externa Intel Agilex FPGA IP capítulo e información de publicación. • Fechas y números de versión actualizados. • Mejora menor a la Síntesis Diseño Example figura en el Síntesis Diseño Example tema.
2019.04.02	19.1		• Versión inicial.

Historial de revisión de documentos para interfaces de memoria externa Intel Agilex FPGA IP Design ExampGuía del usuario

Documentos / Recursos

intel UG-20219 Interfaces de memoria externa Intel Agilex FPGA IP Design Example [pdf] Guía del usuario UG-20219 Interfaces de memoria externa Intel Agilex FPGA IP Design Example, UG-20219, interfaces de memoria externa Intel Agilex FPGA IP Design Example, interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP Diseño Example

Referencias

• Manual de usuario