UG-20219 बाहरी मेमोरी इंटरफेस Intel Agilex FPGA IP डिज़ाइन Example

बाहरी मेमोरी इंटरफेस Intel® Agilexâ„¢ FPGA IP के बारे में

रिलीज सूचना

IP संस्करण v19.1 तक Intel® Quartus® Prime Design Suite सॉफ़्टवेयर संस्करणों के समान हैं। Intel Quartus Prime Design Suite सॉफ़्टवेयर संस्करण 19.2 या बाद के संस्करण से, IP कोर में एक नई IP संस्करण योजना है। IP वर्जनिंग स्कीम (XYZ) नंबर एक सॉफ्टवेयर वर्जन से दूसरे में बदलता है। इसमें बदलाव:

• X IP के एक बड़े संशोधन को इंगित करता है। यदि आप अपने Intel Quartus Prime सॉफ़्टवेयर को अपडेट करते हैं, तो आपको IP को फिर से जनरेट करना होगा।
• Y इंगित करता है कि IP में नई सुविधाएँ शामिल हैं। इन नई सुविधाओं को शामिल करने के लिए अपने आईपी को पुन: उत्पन्न करें।
• Z इंगित करता है कि IP में मामूली परिवर्तन शामिल हैं। इन परिवर्तनों को शामिल करने के लिए अपने आईपी को पुन: उत्पन्न करें।
  

  वस्तु	विवरण
  आईपी ​​संस्करण	2.4.2
  इंटेल क्वार्टस प्राइम	21.2
  रिलीज़ की तारीख	2021.06.21

डिजाइन पूर्वampबाहरी मेमोरी इंटरफेस के लिए क्विक स्टार्ट गाइड Intel Agilex™ FPGA IP

एक स्वचालित डिजाइन उदाample प्रवाह Intel Agilex™ बाहरी मेमोरी इंटरफ़ेस के लिए उपलब्ध है। जनरेट एक्सampले पूर्व पर डिजाइन बटनampले डिज़ाइन टैब आपको संश्लेषण और सिमुलेशन डिज़ाइन निर्दिष्ट करने और उत्पन्न करने की अनुमति देता हैample file सेट जिनका उपयोग आप अपने EMIF IP को मान्य करने के लिए कर सकते हैं। आप एक डिज़ाइन पूर्व उत्पन्न कर सकते हैंampवह इंटेल एफपीजीए विकास किट से मेल खाता है, या आपके द्वारा उत्पन्न किसी भी ईएमआईएफ आईपी के लिए। आप पूर्व डिजाइन का उपयोग कर सकते हैंampआपके मूल्यांकन में सहायता के लिए, या आपके अपने सिस्टम के लिए शुरुआती बिंदु के रूप में।

सामान्य डिजाइन उदाampले वर्कफ़्लोज़

EMIF प्रोजेक्ट बनाना

Intel Quartus Prime सॉफ़्टवेयर संस्करण 17.1 और बाद के संस्करण के लिए, आपको EMIF IP और डिज़ाइन पूर्व जनरेट करने से पहले Intel Quartus Prime प्रोजेक्ट बनाना होगाampले.

1. इंटेल क्वार्टस प्राइम सॉफ्टवेयर लॉन्च करें और चुनें File ➤ नई परियोजना जादूगर। अगला पर क्लिक करें। डिजाइन पूर्वampबाहरी मेमोरी इंटरफेस के लिए क्विक स्टार्ट गाइड Intel Agilex™ FPGA IP
2. एक निर्देशिका निर्दिष्ट करें ( ), इंटेल क्वार्टस प्राइम प्रोजेक्ट के लिए एक नाम ( ), और एक शीर्ष-स्तरीय डिज़ाइन निकाय नाम ( ) जिसे आप बनाना चाहते हैं। अगला पर क्लिक करें।
3. सत्यापित करें कि खाली परियोजना का चयन किया गया है। अगला दो बार क्लिक करें।
4. परिवार के अंतर्गत Intel Agilex चुनें।
5. नाम फ़िल्टर के अंतर्गत, डिवाइस भाग संख्या टाइप करें।
6. उपलब्ध डिवाइस के तहत, उपयुक्त डिवाइस का चयन करें।
7. समाप्त पर क्लिक करें.

EMIF IP बनाना और कॉन्फ़िगर करना

निम्नलिखित चरण बताते हैं कि EMIF IP को कैसे जनरेट और कॉन्फ़िगर किया जाए। यह पूर्वाभ्यास एक DDR4 इंटरफ़ेस बनाता है, लेकिन अन्य प्रोटोकॉल के लिए चरण समान हैं। (ये चरण IP कैटलॉग (स्टैंडअलोन) प्रवाह का अनुसरण करते हैं; यदि आप इसके बजाय प्लेटफ़ॉर्म डिज़ाइनर (सिस्टम) प्रवाह का उपयोग करना चुनते हैं, तो चरण समान हैं।)

1. IP कैटलॉग विंडो में, बाहरी मेमोरी इंटरफेस Intel Agilex FPGA IP चुनें। (यदि आईपी कैटलॉग विंडो दिखाई नहीं दे रही है, तो चयन करें View ➤ आईपी कैटलॉग।)
2. IP पैरामीटर संपादक में, EMIF IP के लिए एक निकाय नाम प्रदान करें (आपके द्वारा यहां प्रदान किया गया नाम file IP के लिए नाम) और एक निर्देशिका निर्दिष्ट करें। क्रिएट पर क्लिक करें।
3. पैरामीटर एडिटर में कई टैब होते हैं जहां आपको अपने EMIF कार्यान्वयन को दर्शाने के लिए पैरामीटर को कॉन्फ़िगर करना होगा।

Intel Agilex EMIF पैरामीटर संपादक दिशानिर्देश
यह विषय Intel Agilex EMIF IP पैरामीटर एडिटर में टैब को पैरामीटराइज़ करने के लिए उच्च-स्तरीय मार्गदर्शन प्रदान करता है।

तालिका 1. ईएमआईएफ पैरामीटर संपादक दिशानिर्देश

पैरामीटर संपादक टैब	दिशा-निर्देश
सामान्य	सुनिश्चित करें कि निम्नलिखित पैरामीटर सही ढंग से दर्ज किए गए हैं: • डिवाइस के लिए स्पीड ग्रेड। • स्मृति घड़ी आवृत्ति। • पीएलएल संदर्भ घड़ी आवृत्ति।
याद	• पैरामीटर दर्ज करने के लिए अपनी मेमोरी डिवाइस के लिए डेटा शीट देखें याद टैब. • आपको ALERT# पिन के लिए एक विशिष्ट स्थान भी दर्ज करना चाहिए। (केवल DDR4 मेमोरी प्रोटोकॉल पर लागू होता है।)
मेम आई/ओ	• प्रारंभिक परियोजना जांच के लिए, आप पर डिफ़ॉल्ट सेटिंग्स का उपयोग कर सकते हैं मेम आई/ओ टैब. • उन्नत डिजाइन सत्यापन के लिए, आपको इष्टतम समापन सेटिंग्स प्राप्त करने के लिए बोर्ड अनुकरण करना चाहिए।
एफपीजीए आई/ओ	• प्रारंभिक परियोजना जांच के लिए, आप पर डिफ़ॉल्ट सेटिंग्स का उपयोग कर सकते हैं एफपीजीए आई/ओ टैब. • उन्नत डिजाइन सत्यापन के लिए, आपको उपयुक्त I/O मानकों का चयन करने के लिए संबंधित IBIS मॉडल के साथ बोर्ड सिमुलेशन करना चाहिए।
मेम समय	• प्रारंभिक परियोजना जांच के लिए, आप पर डिफ़ॉल्ट सेटिंग्स का उपयोग कर सकते हैं मेम समय टैब. • उन्नत डिज़ाइन सत्यापन के लिए, आपको अपनी मेमोरी डिवाइस की डेटा शीट के अनुसार पैरामीटर दर्ज करने चाहिए।
नियंत्रक	अपने मेमोरी कंट्रोलर के लिए वांछित कॉन्फ़िगरेशन और व्यवहार के अनुसार कंट्रोलर पैरामीटर सेट करें।
निदान	आप पर पैरामीटर का उपयोग कर सकते हैं निदान आपके मेमोरी इंटरफ़ेस के परीक्षण और डिबगिंग में सहायता के लिए टैब।
Exampले डिजाइन	द Exampले डिजाइन टैब आपको डिज़ाइन पूर्व उत्पन्न करने देता हैampलेस संश्लेषण के लिए और अनुकरण के लिए। उत्पन्न डिजाइन उदाample एक पूर्ण EMIF सिस्टम है जिसमें EMIF IP और एक ड्राइवर शामिल है जो मेमोरी इंटरफ़ेस को मान्य करने के लिए यादृच्छिक ट्रैफ़िक उत्पन्न करता है।

व्यक्तिगत मापदंडों पर विस्तृत जानकारी के लिए, बाहरी मेमोरी इंटरफेस इंटेल एगिलेक्स एफपीजीए आईपी यूजर गाइड में अपने मेमोरी प्रोटोकॉल के लिए उपयुक्त अध्याय देखें।

सिंथेसाइज़ेबल EMIF डिज़ाइन जनरेट करना Example

Intel Agilex विकास किट के लिए, अधिकांश Intel Agilex EMIF IP सेटिंग्स को उनके डिफ़ॉल्ट मानों पर छोड़ना पर्याप्त है। संश्लेषित डिजाइन पूर्व उत्पन्न करने के लिएampले, इन चरणों का पालन करें:

1. पूर्व परample डिजाइन टैब, सुनिश्चित करें कि संश्लेषण बॉक्स चेक किया गया है।
   • यदि आप एकल इंटरफ़ेस पूर्व लागू कर रहे हैंampडिजाइन करें, EMIF IP को कॉन्फ़िगर करें और क्लिक करें File➤ वर्तमान सेटिंग को उपयोगकर्ता आईपी भिन्नता में सहेजने के लिए सहेजें file ( .आईपी)।
     • यदि आप एक पूर्व लागू कर रहे हैंampकई इंटरफेस के साथ डिजाइन, वांछित संख्या में इंटरफेस के लिए आईपी की संख्या निर्दिष्ट करें। आप चयनित IP की संख्या के समान EMIF ID की कुल संख्या देख सकते हैं। प्रत्येक इंटरफ़ेस को कॉन्फ़िगर करने के लिए इन चरणों का पालन करें:
   •  कैलिब्रेशन आईपी के लिए इंटरफ़ेस के कनेक्शन को निर्दिष्ट करने के लिए Cal-IP का चयन करें।
   • सभी पैरामीटर एडिटर टैब में तदनुसार EMIF IP कॉन्फ़िगर करें।
   • एक्स पर लौटेंample डिज़ाइन टैब पर क्लिक करें और वांछित EMIF आईडी पर कैप्चर पर क्लिक करें।
   • सभी EMIF आईडी के लिए चरण a से c तक दोहराएं।
   • आप कैप्चर किए गए पैरामीटर को हटाने के लिए क्लियर बटन पर क्लिक कर सकते हैं और EMIF IP में बदलाव करने के लिए चरण a से c तक दोहरा सकते हैं।
   • क्लिक File➤ वर्तमान सेटिंग को उपयोगकर्ता आईपी भिन्नता में सहेजने के लिए सहेजें file ( .आईपी)।
2. जनरेट एक्स पर क्लिक करेंample डिजाइन खिड़की के ऊपरी-दाएँ कोने में।
3. EMIF डिज़ाइन के लिए एक डायरेक्टरी निर्दिष्ट करें, उदाampले और ओके पर क्लिक करें। EMIF डिज़ाइन का सफल निर्माण, उदाampले निम्नलिखित बनाता है fileएक क्यूआई निर्देशिका के तहत सेट करें।
4. क्लिक File ➤ आईपी पैरामीटर एडिटर प्रो विंडो से बाहर निकलने के लिए बाहर निकलें। सिस्टम संकेत देता है, हाल के परिवर्तन उत्पन्न नहीं किए गए हैं। अभी उत्पन्न करें? अगले प्रवाह के साथ जारी रखने के लिए नहीं क्लिक करें।
5. पूर्व खोलने के लिएampले डिजाइन, क्लिक करें File ➤ प्रोजेक्ट खोलें, और नेविगेट करें /ample_name>/qii/ed_synth.qpf और ओपन पर क्लिक करें।
   टिप्पणी: संकलन और प्रोग्रामिंग पूर्व डिजाइन के बारे में जानकारी के लिएampले, देखें
   Intel Agilex EMIF Design Ex का संकलन और प्रोग्रामिंगampले.

चित्रा 4. उत्पन्न संश्लेषण योग्य डिजाइन पूर्वample File संरचना

दो या दो से अधिक बाहरी मेमोरी इंटरफेस के साथ एक सिस्टम के निर्माण के बारे में जानकारी के लिए, एक डिज़ाइन पूर्व बनाना देखेंampएकाधिक EMIF इंटरफेस के साथ, एक्सटर्नल मेमोरी इंटरफेस Intel Agilex FPGA IP यूजर गाइड में। एकाधिक इंटरफ़ेस डीबग करने के बारे में जानकारी के लिए, बाहरी मेमोरी इंटरफ़ेस Intel Agilex FPGA IP उपयोगकर्ता मार्गदर्शिका में मौजूदा डिज़ाइन में EMIF टूलकिट को सक्षम करने का संदर्भ लें।

टिप्पणी: यदि आप सिमुलेशन या सिंथेसिस चेकबॉक्स का चयन नहीं करते हैं, तो गंतव्य निर्देशिका में केवल प्लेटफ़ॉर्म डिज़ाइनर डिज़ाइन होता है files, जो सीधे Intel Quartus Prime सॉफ़्टवेयर द्वारा संकलित नहीं किए जा सकते, लेकिन जो आप कर सकते हैं view या प्लेटफ़ॉर्म डिज़ाइनर में संपादित करें। इस स्थिति में आप संश्लेषण और अनुकरण उत्पन्न करने के लिए निम्न आदेश चला सकते हैं file सेट.

• एक संकलित परियोजना बनाने के लिए, आपको गंतव्य निर्देशिका में quartus_sh -t make_qii_design.tclscript चलाना होगा।
• सिमुलेशन प्रोजेक्ट बनाने के लिए, आपको गंतव्य निर्देशिका में quartus_sh -t make_sim_design.tcl स्क्रिप्ट चलानी होगी।

टिप्पणी: यदि आपने एक डिज़ाइन पूर्व बनाया हैample और उसके बाद पैरामीटर संपादक में इसमें परिवर्तन करें, आपको डिज़ाइन पूर्व को पुन: उत्पन्न करना होगाample अपने परिवर्तनों को लागू होते देखने के लिए। नव निर्मित डिजाइन पूर्वample मौजूदा डिज़ाइन को अधिलेखित नहीं करता हैample files.

EMIF डिज़ाइन Ex बनानाampसिमुलेशन के लिए ले

Intel Agilex विकास किट के लिए, अधिकांश Intel Agilex EMIF IP सेटिंग्स को उनके डिफ़ॉल्ट मानों पर छोड़ना पर्याप्त है। डिजाइन पूर्व उत्पन्न करने के लिएampअनुकरण के लिए, इन चरणों का पालन करें:

1. पूर्व परample डिज़ाइन टैब, सुनिश्चित करें कि सिमुलेशन बॉक्स चेक किया गया है। आवश्यक सिमुलेशन एचडीएल प्रारूप भी चुनें, या तो वेरिलॉग या वीएचडीएल।
2. EMIF IP को कॉन्फ़िगर करें और क्लिक करें File ➤ वर्तमान सेटिंग को उपयोगकर्ता आईपी भिन्नता में सहेजने के लिए सहेजें file ( .आईपी)।
3. जनरेट एक्स पर क्लिक करेंample डिजाइन खिड़की के ऊपरी-दाएँ कोने में।
4. EMIF डिज़ाइन के लिए एक डायरेक्टरी निर्दिष्ट करें, उदाampले और ओके पर क्लिक करें। EMIF डिज़ाइन का सफल निर्माण, उदाample एकाधिक बनाता है file सिम/ed_sim निर्देशिका के अंतर्गत विभिन्न समर्थित सिमुलेटरों के लिए सेट।
5. क्लिक File ➤ आईपी पैरामीटर एडिटर प्रो विंडो से बाहर निकलने के लिए बाहर निकलें। सिस्टम संकेत देता है, हाल के परिवर्तन उत्पन्न नहीं किए गए हैं। अभी उत्पन्न करें? अगले प्रवाह के साथ जारी रखने के लिए नहीं क्लिक करें।

उत्पन्न सिमुलेशन डिजाइन उदाample File संरचना

टिप्पणी: बाहरी मेमोरी इंटरफेस इंटेल एग्लेक्स एफपीजीए आईपी वर्तमान में केवल वीसीएस, मॉडलसिम/क्वेस्टासिम और एक्ससेलियम सिमुलेटर का समर्थन करता है। भविष्य के रिलीज में अतिरिक्त सिम्युलेटर समर्थन की योजना है।

टिप्पणी: यदि आप सिमुलेशन या सिंथेसिस चेकबॉक्स का चयन नहीं करते हैं, तो गंतव्य निर्देशिका में केवल प्लेटफ़ॉर्म डिज़ाइनर डिज़ाइन होता है files, जो सीधे Intel Quartus Prime सॉफ़्टवेयर द्वारा संकलित नहीं किए जा सकते, लेकिन जो आप कर सकते हैं view या प्लेटफ़ॉर्म डिज़ाइनर में संपादित करें। इस स्थिति में आप संश्लेषण और अनुकरण उत्पन्न करने के लिए निम्न आदेश चला सकते हैं file सेट.

• संकलित करने योग्य प्रोजेक्ट बनाने के लिए, आपको गंतव्य निर्देशिका में quartus_sh -t make_qii_design.tcl स्क्रिप्ट चलानी होगी।
• सिमुलेशन प्रोजेक्ट बनाने के लिए, आपको गंतव्य निर्देशिका में quartus_sh -t make_sim_design.tcl स्क्रिप्ट चलानी होगी।

टिप्पणी: यदि आपने एक डिज़ाइन पूर्व बनाया हैample और उसके बाद पैरामीटर संपादक में इसमें परिवर्तन करें, आपको डिज़ाइन पूर्व को पुन: उत्पन्न करना होगाample अपने परिवर्तनों को लागू होते देखने के लिए। नव निर्मित डिजाइन पूर्वample मौजूदा डिज़ाइन को अधिलेखित नहीं करता हैample files.

सिमुलेशन बनाम हार्डवेयर कार्यान्वयन
बाहरी मेमोरी इंटरफ़ेस सिमुलेशन के लिए, आप आईपी जनरेशन के दौरान डायग्नोस्टिक्स टैब पर कैलिब्रेशन छोड़ें या पूर्ण कैलिब्रेशन का चयन कर सकते हैं।

ईएमआईएफ सिमुलेशन मॉडल
यह तालिका स्किप कैलिब्रेशन और पूर्ण कैलिब्रेशन मॉडल की विशेषताओं की तुलना करती है।

तालिका 2. EMIF सिमुलेशन मॉडल: स्किप कैलिब्रेशन बनाम फुल कैलिब्रेशन

अंशांकन छोड़ें	पूर्ण अंशांकन
उपयोगकर्ता तर्क पर ध्यान केंद्रित करते हुए सिस्टम-स्तरीय सिमुलेशन।	मेमोरी इंटरफ़ेस सिमुलेशन अंशांकन पर ध्यान केंद्रित कर रहा है।
अंशांकन का विवरण कैप्चर नहीं किया गया है।	सभी एस पर कब्जा कर लेता हैtagअंशांकन के।
डेटा को स्टोर और पुनर्प्राप्त करने की क्षमता है।	लेवलिंग, प्रति-बिट डेस्क्यू आदि शामिल हैं।
सटीक दक्षता का प्रतिनिधित्व करता है।
बोर्ड तिरछा नहीं मानता।

RTL सिमुलेशन बनाम हार्डवेयर कार्यान्वयन
यह तालिका EMIF सिम्युलेशन और हार्डवेयर कार्यान्वयन के बीच प्रमुख अंतरों को हाइलाइट करती है।

तालिका 3. ईएमआईएफ आरटीएल सिमुलेशन बनाम हार्डवेयर कार्यान्वयन

आरटीएल सिमुलेशन	हार्डवेयर कार्यान्वयन
Nios® आरंभीकरण और अंशांकन कोड समानांतर में निष्पादित होते हैं।	Nios आरंभीकरण और अंशांकन कोड क्रमिक रूप से निष्पादित होते हैं।
इंटरफेस सिमुलेशन में एक साथ cal_done संकेत देते हैं।	फिटर ऑपरेशन अंशांकन के क्रम को निर्धारित करते हैं, और इंटरफेस एक साथ cal_done को मुखर नहीं करते हैं।

आपको अपने डिज़ाइन के अनुप्रयोग के लिए ट्रैफ़िक पैटर्न के आधार पर RTL सिमुलेशन चलाना चाहिए। ध्यान दें कि आरटीएल सिमुलेशन पीसीबी ट्रेस देरी का मॉडल नहीं करता है जो आरटीएल सिमुलेशन और हार्डवेयर कार्यान्वयन के बीच विलंबता में विसंगति का कारण बन सकता है।

 ModelSim के साथ बाहरी मेमोरी इंटरफ़ेस IP सिमुलेट करना
यह प्रक्रिया दर्शाती है कि EMIF डिज़ाइन का अनुकरण कैसे किया जाता है, उदाहरण के लिएampले.

1. Mentor ग्राफ़िक्स* ModelSim सॉफ़्टवेयर लॉन्च करें और चुनें File ➤ निर्देशिका बदलें। उत्पन्न डिज़ाइन के भीतर sim/ed_sim/mentor निर्देशिका पर नेविगेट करेंampले फ़ोल्डर।
2. सत्यापित करें कि ट्रांसक्रिप्ट विंडो स्क्रीन के नीचे प्रदर्शित होती है। यदि ट्रांसक्रिप्ट विंडो दिखाई नहीं दे रही है, तो उसे क्लिक करके प्रदर्शित करें View ➤ प्रतिलेख।
3. ट्रांसक्रिप्ट विंडो में, स्रोत msim_setup.tcl चलाएँ।
4. स्रोत msim_setup.tcl के चलने के बाद, ट्रांसक्रिप्ट विंडो में ld_debug चलाएँ।
5. Ld_debug का चलना समाप्त होने के बाद, सत्यापित करें कि ऑब्जेक्ट विंडो प्रदर्शित है। यदि ऑब्जेक्ट विंडो दिखाई नहीं दे रही है, तो उसे क्लिक करके प्रदर्शित करें View ➤ वस्तुएँ।
6. ऑब्जेक्ट विंडो में, उन संकेतों का चयन करें जिन्हें आप राइट-क्लिक करके और वेव जोड़ें का चयन करके अनुकरण करना चाहते हैं।
7. अनुकरण के लिए संकेतों का चयन समाप्त करने के बाद, ट्रांसक्रिप्ट विंडो में रन-ऑल निष्पादित करें। सिम्युलेशन पूरा होने तक चलता है।
8. यदि अनुकरण दिखाई नहीं दे रहा है, तो क्लिक करें View ➤ लहर।

Intel Agilex EMIF IP के लिए पिन प्लेसमेंट
यह विषय पिन लगाने के लिए दिशानिर्देश प्रदान करता है।

ऊपरview
Intel Agilex FPGAs की निम्नलिखित संरचना है:

• प्रत्येक डिवाइस में अधिकतम 8 I/O बैंक होते हैं।
• प्रत्येक I/O बैंक में 2 उप-I/O बैंक होते हैं।
• प्रत्येक उप-I/O बैंक में 4 लेन हैं।
• प्रत्येक लेन में 12 सामान्य-उद्देश्य I/O (GPIO) पिन होते हैं।

सामान्य पिन दिशानिर्देश
निम्नलिखित सामान्य पिन दिशानिर्देश हैं।

टिप्पणी: अधिक विस्तृत पिन जानकारी के लिए, बाहरी मेमोरी इंटरफेस Intel Agilex FPGA IP उपयोगकर्ता मार्गदर्शिका में, अपने बाहरी मेमोरी प्रोटोकॉल के लिए प्रोटोकॉल-विशिष्ट अध्याय में Intel Agilex FPGA EMIF IP पिन और संसाधन योजना अनुभाग देखें।

• सुनिश्चित करें कि किसी दिए गए बाह्य मेमोरी इंटरफ़ेस के लिए पिन समान I/O पंक्ति में रहते हैं।
• कई बैंकों तक फैले इंटरफेस को निम्नलिखित आवश्यकताओं को पूरा करना चाहिए:
  •  बैंकों को एक दूसरे से सटे होना चाहिए। निकटवर्ती बैंकों के बारे में जानकारी के लिए, EMIF आर्किटेक्चर: I/O Bank विषय को बाहरी मेमोरी इंटरफेस Intel Agilex FPGA IP यूजर गाइड में देखें।
•  सभी पते और कमांड और संबंधित पिन एक ही सबबैंक में होने चाहिए।
• एड्रेस और कमांड और डेटा पिन निम्नलिखित शर्तों के तहत एक उप-बैंक साझा कर सकते हैं:
  • पता और आदेश और डेटा पिन I/O लेन साझा नहीं कर सकते।
  • एड्रेस और कमांड बैंक में केवल एक अप्रयुक्त I/O लेन में डेटा पिन हो सकते हैं।

तालिका 4. सामान्य पिन प्रतिबंध

सिग्नल प्रकार	बाधा
डेटा स्ट्रोब	DQ समूह से संबंधित सभी सिग्नल एक ही I/O लेन में होने चाहिए।
डेटा	संबंधित DQ पिन समान I/O लेन में होने चाहिए। उन प्रोटोकॉल के लिए जो द्विदिश डेटा लाइनों का समर्थन नहीं करते हैं, पढ़ने के संकेतों को लिखने के संकेतों से अलग समूहीकृत किया जाना चाहिए।
पता और कमान	पता और आदेश पिन I/O उप-बैंक के भीतर पूर्वनिर्धारित स्थानों में होने चाहिए।

टिप्पणी: अधिक विस्तृत पिन जानकारी के लिए, बाहरी मेमोरी इंटरफेस Intel Agilex FPGA IP उपयोगकर्ता मार्गदर्शिका में, अपने बाहरी मेमोरी प्रोटोकॉल के लिए प्रोटोकॉल-विशिष्ट अध्याय में Intel Agilex FPGA EMIF IP पिन और संसाधन योजना अनुभाग देखें।

• सुनिश्चित करें कि किसी दिए गए बाह्य मेमोरी इंटरफ़ेस के लिए पिन समान I/O पंक्ति में रहते हैं।
• कई बैंकों तक फैले इंटरफेस को निम्नलिखित आवश्यकताओं को पूरा करना चाहिए:
  • बैंकों को एक दूसरे से सटे होना चाहिए। निकटवर्ती बैंकों के बारे में जानकारी के लिए, EMIF आर्किटेक्चर: I/O Bank विषय को बाहरी मेमोरी इंटरफेस Intel Agilex FPGA IP यूजर गाइड में देखें।
• सभी पते और कमांड और संबंधित पिन एक ही सबबैंक में होने चाहिए।
• एड्रेस और कमांड और डेटा पिन निम्नलिखित शर्तों के तहत एक उप-बैंक साझा कर सकते हैं:
  • पता और आदेश और डेटा पिन I/O लेन साझा नहीं कर सकते।
  • एड्रेस और कमांड बैंक में केवल एक अप्रयुक्त I/O लेन में डेटा पिन हो सकते हैं।

एक डिजाइन पूर्व बनानाample TG कॉन्फ़िगरेशन विकल्प के साथ

जनरेट किया गया EMIF डिज़ाइन उदाampले में ट्रैफिक जनरेटर ब्लॉक (टीजी) शामिल है। डिफ़ॉल्ट रूप से, डिजाइन पूर्वample एक साधारण TG ब्लॉक (altera_tg_avl) का उपयोग करता है जिसे केवल हार्ड-कोडेड ट्रैफ़िक पैटर्न को फिर से लॉन्च करने के लिए रीसेट किया जा सकता है। यदि आवश्यक हो, तो आप इसके बजाय एक कॉन्फ़िगर करने योग्य ट्रैफ़िक जनरेटर (TG2) को सक्षम करना चुन सकते हैं। कॉन्फ़िगर करने योग्य ट्रैफ़िक जनरेटर (TG2) (altera_tg_avl_2) में, आप नियंत्रण रजिस्टरों के माध्यम से वास्तविक समय में ट्रैफ़िक पैटर्न को कॉन्फ़िगर कर सकते हैं - जिसका अर्थ है कि आपको ट्रैफ़िक पैटर्न को बदलने या फिर से लॉन्च करने के लिए डिज़ाइन को फिर से संकलित करने की आवश्यकता नहीं है। यह ट्रैफ़िक जनरेटर EMIF कंट्रोल इंटरफ़ेस पर भेजे जाने वाले ट्रैफ़िक के प्रकार पर बढ़िया नियंत्रण प्रदान करता है। इसके अतिरिक्त, यह स्थिति रजिस्टर प्रदान करता है जिसमें विस्तृत विफलता जानकारी होती है।

डिज़ाइन पूर्व में ट्रैफ़िक जेनरेटर को सक्षम करनाample

आप EMIF पैरामीटर एडिटर में डायग्नोस्टिक्स टैब से कॉन्फ़िगर करने योग्य ट्रैफ़िक जनरेटर को सक्षम कर सकते हैं। कॉन्फ़िगर करने योग्य ट्रैफ़िक जनरेटर को सक्षम करने के लिए, डायग्नोस्टिक्स टैब पर कॉन्फ़िगर करने योग्य एवलॉन ट्रैफ़िक जनरेटर 2.0 का उपयोग चालू करें।

चित्र 6.

• आप डिफ़ॉल्ट ट्रैफ़िक पैटर्न एस को अक्षम करना चुन सकते हैंtage या उपयोगकर्ता द्वारा कॉन्फ़िगर किया गया ट्रैफ़िक stagई, लेकिन आपके पास कम से कम एक एस होना चाहिएtagई सक्षम। इनकी जानकारी के लिए एसtages, बाहरी मेमोरी इंटरफेस Intel Agilex FPGA IP उपयोगकर्ता गाइड में डिफ़ॉल्ट ट्रैफ़िक पैटर्न और उपयोगकर्ता-कॉन्फ़िगर ट्रैफ़िक पैटर्न देखें।
• TG2 परीक्षण अवधि पैरामीटर केवल डिफ़ॉल्ट ट्रैफ़िक पैटर्न पर लागू होता है। आप लघु, मध्यम या अनंत की परीक्षण अवधि चुन सकते हैं।
• आप TG2 कॉन्फ़िगरेशन इंटरफ़ेस मोड पैरामीटर के लिए दो मानों में से कोई एक चुन सकते हैं:
  • JTAG: सिस्टम कंसोल में जीयूआई के उपयोग की अनुमति देता है। अधिक जानकारी के लिए, बाहरी मेमोरी इंटरफेस Intel Agilex FPGA IP उपयोगकर्ता मार्गदर्शिका में ट्रैफ़िक जेनरेटर कॉन्फ़िगरेशन इंटरफ़ेस देखें।
  • निर्यात करना: ट्रैफ़िक पैटर्न को नियंत्रित करने के लिए कस्टम RTL लॉजिक के उपयोग की अनुमति देता है।

डिजाइन पूर्व का उपयोग करनाampEMIF डीबग टूलकिट के साथ

EMIF डीबग टूलकिट लॉन्च करने से पहले, सुनिश्चित करें कि आपने अपने डिवाइस को प्रोग्रामिंग के साथ कॉन्फ़िगर किया है file जिसमें EMIF डीबग टूलकिट सक्षम है। EMIF डीबग टूलकिट लॉन्च करने के लिए, इन चरणों का पालन करें:

1. इंटेल क्वार्टस प्राइम सॉफ्टवेयर में, टूल्स ➤ सिस्टम डिबगिंग टूल्स ➤ सिस्टम कंसोल का चयन करके सिस्टम कंसोल खोलें।
2. [इस चरण को छोड़ दें यदि आपका प्रोजेक्ट इंटेल क्वार्टस प्राइम सॉफ्टवेयर में पहले से ही खुला है।] सिस्टम कंसोल में, SRAM ऑब्जेक्ट लोड करें file (.sof) जिसके साथ आपने बोर्ड को प्रोग्राम किया (जैसा कि बाहरी मेमोरी इंटरफेस इंटेल एगिलेक्स एफपीजीए आईपी यूजर गाइड में ईएमआईएफ डीबग टूलकिट का उपयोग करने के लिए पूर्वापेक्षाएँ में वर्णित है)।
3. डिबग करने के लिए उदाहरणों का चयन करें।
4. EMIF कैलिब्रेशन डिबगिंग के लिए EMIF कैलिब्रेशन डीबग टूलकिट का चयन करें, जैसा कि डिज़ाइन पूर्व बनाना में बताया गया हैampअंशांकन डिबग विकल्प के साथ। वैकल्पिक रूप से, ट्रैफ़िक जेनरेटर डिबगिंग के लिए EMIF TG कॉन्फ़िगरेशन टूलकिट चुनें, जैसा कि डिज़ाइन पूर्व बनाना में बताया गया हैample TG कॉन्फ़िगरेशन विकल्प के साथ।
5. मुख्य खोलने के लिए टूलकिट खोलें पर क्लिक करें view EMIF डीबग टूलकिट की।
6. यदि प्रोग्राम किए गए डिज़ाइन में कई EMIF इंस्टेंसेस हैं, तो कॉलम का चयन करें (JTAG मास्टर) और EMIF उदाहरण की मेमोरी इंटरफ़ेस आईडी जिसके लिए टूलकिट को सक्रिय करना है।
7. टूलकिट को इंटरफ़ेस पैरामीटर और अंशांकन स्थिति पढ़ने की अनुमति देने के लिए इंटरफ़ेस सक्रिय करें पर क्लिक करें।
8. आपको एक बार में एक इंटरफ़ेस डीबग करना होगा; इसलिए, डिज़ाइन में किसी अन्य इंटरफ़ेस से कनेक्ट करने के लिए, आपको पहले वर्तमान इंटरफ़ेस को निष्क्रिय करना होगा।

निम्नलिखित पूर्व हैंampEMIF कैलिब्रेशन डिबग टूलकिट और EMIF TG कॉन्फ़िगरेशन टूलकिट से प्राप्त रिपोर्ट्स:, क्रमशः।

टिप्पणी: कैलिब्रेशन डिबगिंग के विवरण के लिए, एक्सटर्नल मेमोरी इंटरफेसेस Intel Agilex FPGA IP यूजर गाइड में एक्सटर्नल मेमोरी इंटरफेस डीबग टूलकिट के साथ डिबगिंग का संदर्भ लें।

टिप्पणी: ट्रैफ़िक जेनरेटर डिबगिंग के विवरण के लिए, बाहरी मेमोरी इंटरफ़ेस Intel Agilex FPGA IP यूज़र गाइड में ट्रैफ़िक जेनरेटर कॉन्फ़िगरेशन यूज़र इंटरफ़ेस देखें।

डिजाइन पूर्वampबाहरी मेमोरी इंटरफेस के लिए विवरण Intel Agilex FPGA IP

जब आप अपने EMIF IP को पैरामीटराइज़ और जनरेट करते हैं, तो आप निर्दिष्ट कर सकते हैं कि सिस्टम सिमुलेशन और संश्लेषण के लिए निर्देशिका बनाता है file सेट करता है, और उत्पन्न करता है file स्वचालित रूप से सेट करता है। यदि आप पूर्व के तहत सिमुलेशन या संश्लेषण का चयन करते हैंampले डिजाइन Fileपूर्व पर एसampले डिज़ाइन टैब, सिस्टम एक पूर्ण सिमुलेशन बनाता है file सेट या पूर्ण संश्लेषण file सेट, आपके चयन के अनुसार।

संश्लेषण डिजाइन पूर्वample
संश्लेषण डिजाइन पूर्वample में नीचे दिए गए चित्र में दिखाए गए प्रमुख ब्लॉक शामिल हैं।

• एक यातायात जनरेटर, जो एक संश्लेषण योग्य एवलॉन®-एमएम पूर्व हैample ड्राइवर जो पतों की एक पैरामिट्रीकृत संख्या को पढ़ता और लिखता है, के एक छद्म-यादृच्छिक पैटर्न को लागू करता है। ट्रैफ़िक जनरेटर मेमोरी से पढ़े गए डेटा पर नज़र रखता है ताकि यह सुनिश्चित हो सके कि यह लिखित डेटा से मेल खाता है और अन्यथा विफलता का दावा करता है।
• मेमोरी इंटरफ़ेस का एक उदाहरण, जिसमें शामिल हैं:
  • एक मेमोरी कंट्रोलर जो एवलॉन-एमएम इंटरफेस और एएफआई इंटरफेस के बीच मॉडरेट करता है।
  • PHY, जो पढ़ने और लिखने के संचालन के लिए मेमोरी कंट्रोलर और बाहरी मेमोरी डिवाइस के बीच एक इंटरफेस के रूप में कार्य करता है।

चित्रा 7. संश्लेषण डिजाइन पूर्वample

टिप्पणी: यदि एक या अधिक PLL शेयरिंग मोड, DLL शेयरिंग मोड, या OCT शेयरिंग मोड पैरामीटर नो शेयरिंग के अलावा किसी अन्य मान पर सेट हैं, तो सिंथेसिस डिज़ाइन पूर्वample में दो ट्रैफ़िक जनरेटर/मेमोरी इंटरफ़ेस उदाहरण होंगे। दो ट्रैफ़िक जनरेटर/मेमोरी इंटरफ़ेस उदाहरण केवल साझा PLL/DLL/OCT कनेक्शन द्वारा संबंधित हैं, जैसा कि पैरामीटर सेटिंग्स द्वारा परिभाषित किया गया है। ट्रैफ़िक जनरेटर/मेमोरी इंटरफ़ेस उदाहरण प्रदर्शित करते हैं कि आप अपने स्वयं के डिज़ाइन में ऐसे कनेक्शन कैसे बना सकते हैं।

सिमुलेशन डिजाइन उदाample
सिमुलेशन डिजाइन पूर्वample में निम्नलिखित आकृति में दिखाए गए प्रमुख ब्लॉक शामिल हैं।

• संश्लेषण डिजाइन पूर्व का एक उदाहरणampले। जैसा कि पिछले खंड में वर्णित है, संश्लेषण डिजाइन पूर्वample में ट्रैफ़िक जनरेटर, अंशांकन घटक और मेमोरी इंटरफ़ेस का एक उदाहरण शामिल है। ये ब्लॉक एब्स्ट्रैक्ट सिमुलेशन मॉडल के लिए डिफ़ॉल्ट हैं जहां तेजी से सिमुलेशन के लिए उपयुक्त हैं।
• एक मेमोरी मॉडल, जो एक सामान्य मॉडल के रूप में कार्य करता है जो मेमोरी प्रोटोकॉल विनिर्देशों का पालन करता है। अक्सर, मेमोरी विक्रेता अपने विशिष्ट मेमोरी घटकों के लिए सिमुलेशन मॉडल प्रदान करते हैं जिन्हें आप उनके webसाइटें.
• एक स्टेटस चेकर, जो एक समग्र पास या असफल स्थिति को संकेत देने के लिए बाहरी मेमोरी इंटरफ़ेस आईपी और ट्रैफ़िक जनरेटर से स्थिति संकेतों की निगरानी करता है।

चित्रा 10. सिमुलेशन डिजाइन पूर्वample

Exampले डिजाइन इंटरफ़ेस टैब
पैरामीटर संपादक में एक पूर्व शामिल हैampले डिज़ाइन टैब जो आपको अपने डिज़ाइन को पैरामीटर बनाने और उत्पन्न करने की अनुमति देता हैampलेस.

बाहरी मेमोरी इंटरफेस इंटेल एजाइलेक्स एफपीजीए आईपी डिजाइन एक्सampले उपयोगकर्ता गाइड अभिलेखागार

IP संस्करण v19.1 तक Intel Quartus Prime Design Suite सॉफ़्टवेयर संस्करणों के समान हैं। Intel Quartus Prime Design Suite सॉफ़्टवेयर संस्करण 19.2 या बाद के संस्करण से, IP के पास एक नई IP संस्करण योजना है। यदि कोई IP कोर संस्करण सूचीबद्ध नहीं है, तो पिछले IP कोर संस्करण के लिए उपयोगकर्ता मार्गदर्शिका लागू होती है।

आईपी ​​कोर संस्करण	उपयोगकर्ता गाइड
2.4.0	बाहरी मेमोरी इंटरफेस इंटेल एजाइलेक्स एफपीजीए आईपी डिजाइन एक्सampले उपयोगकर्ता गाइड अभिलेखागार
2.3.0	बाहरी मेमोरी इंटरफेस इंटेल एजाइलेक्स एफपीजीए आईपी डिजाइन एक्सampले उपयोगकर्ता गाइड अभिलेखागार
2.3.0	बाहरी मेमोरी इंटरफेस इंटेल एजाइलेक्स एफपीजीए आईपी डिजाइन एक्सampले उपयोगकर्ता गाइड अभिलेखागार
2.1.0	बाहरी मेमोरी इंटरफेस इंटेल एजाइलेक्स एफपीजीए आईपी डिजाइन एक्सampले उपयोगकर्ता गाइड अभिलेखागार
19.3	बाहरी मेमोरी इंटरफेस इंटेल एजाइलेक्स एफपीजीए आईपी डिजाइन एक्सampले उपयोगकर्ता गाइड अभिलेखागार

बाहरी मेमोरी इंटरफेस के लिए दस्तावेज़ संशोधन इतिहास Intel Agilex FPGA IP Design Exampले उपयोगकर्ता गाइड

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तन
2021.06.21	21.2	2.4.2	में डिजाइन पूर्वampले त्वरित प्रारंभ अध्याय: • में एक नोट जोड़ा गया Intel Agilex EMIF Design Ex का संकलन और प्रोग्रामिंगample विषय। • का शीर्षक संशोधित किया एक डिजाइन पूर्व बनानाampअंशांकन डिबग विकल्प के साथ विषय। • जोड़ा गया एक डिजाइन पूर्व बनानाample TG कॉन्फ़िगरेशन विकल्प के साथ और डिज़ाइन पूर्व में ट्रैफ़िक जेनरेटर को सक्षम करनाample विषय. • संशोधित चरण 2, 3, और 4, कई आंकड़े अपडेट किए गए, और एक नोट जोड़ा गया डिजाइन पूर्व का उपयोग करनाampEMIF डीबग टूलकिट के साथ विषय।
2021.03.29	21.1	2.4.0	में डिजाइन पूर्वampले त्वरित प्रारंभ अध्याय: • में एक नोट जोड़ा गया सिंथेसाइज़ेबल EMIF डिज़ाइन जनरेट करना Example और EMIF डिज़ाइन Ex बनानाampसिमुलेशन के लिए ले विषय. • अपडेट किया गया File में संरचना आरेख EMIF डिज़ाइन Ex बनानाampसिमुलेशन के लिए ले विषय।
2020.12.14	20.4	2.3.0	में डिजाइन पूर्वampले त्वरित प्रारंभ अध्याय ने निम्नलिखित परिवर्तन किए: • अपडेट किया गया सिंथेसाइज़ेबल EMIF डिज़ाइन जनरेट करना Example बहु-EMIF डिज़ाइन शामिल करने वाला विषय। • में चरण 3 के लिए अद्यतन आंकड़ा EMIF डिज़ाइन Ex बनानाampसिमुलेशन के लिए ले विषय।
2020.10.05	20.3	2.3.0	में डिजाइन पूर्वample त्वरित प्रारंभ मार्गदर्शिका अध्याय ने निम्नलिखित परिवर्तन किए: • में EMIF प्रोजेक्ट बनाना, चरण 6 में छवि को अपडेट किया। • में सिंथेसाइज़ेबल EMIF डिज़ाइन जनरेट करना Example, चरण 3 में आंकड़ा अपडेट किया। • में EMIF डिज़ाइन Ex बनानाampसिमुलेशन के लिए ले, चरण 3 में आंकड़ा अपडेट किया। • में सिमुलेशन बनाम हार्डवेयर कार्यान्वयन, दूसरी तालिका में एक मामूली टाइपो को ठीक किया। • में डिजाइन पूर्व का उपयोग करनाampEMIF डीबग टूलकिट के साथ, संशोधित चरण 6, चरण 7 और 8 जोड़े गए।
जारी…

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तन
2020.04.13	20.1	2.1.0	• में के बारे में अध्याय, तालिका में संशोधित रिलीज सूचना विषय। • में डिजाइन पूर्वample त्वरित प्रारंभ मार्गदर्शिका अध्याय: - संशोधित चरण 7 और संबंधित छवि, में सिंथेसाइज़ेबल EMIF डिज़ाइन जनरेट करना Example विषय। - संशोधित किया डिजाइन पूर्व उत्पन्न करनाample डीबग विकल्प के साथ विषय। - संशोधित किया डिजाइन पूर्व का उपयोग करनाampEMIF डीबग टूलकिट के साथ विषय।
2019.12.16	19.4	2.0.0	• में डिजाइन पूर्वampले त्वरित प्रारंभ अध्याय: - के चरण 6 में चित्रण को अपडेट किया EMIF प्रोजेक्ट बनाना विषय। - के चरण 4 में चित्रण को अपडेट किया सिंथेसाइज़ेबल EMIF डिज़ाइन जनरेट करना Example विषय। - के चरण 4 में चित्रण को अपडेट किया EMIF डिज़ाइन Ex बनानाampसिमुलेशन के लिए ले विषय। - संशोधित चरण 5 में EMIF डिज़ाइन Ex बनानाampसिमुलेशन के लिए ले विषय। - संशोधित किया सामान्य पिन दिशानिर्देश और आसन्न बैंक के वर्गों Intel Agilex EMIF IP के लिए पिन प्लेसमेंट विषय।
2019.10.18	19.3		• में EMIF प्रोजेक्ट बनाना विषय, छवि को बिंदु 6 के साथ अपडेट किया गया। • में EMIF IP बनाना और कॉन्फ़िगर करना विषय, चरण 1 के साथ आंकड़ा अपडेट किया गया। • तालिका में Intel Agilex EMIF पैरामीटर संपादक दिशानिर्देश विषय, के लिए विवरण बदल दिया तख़्ता टैब. • में सिंथेसाइज़ेबल EMIF डिज़ाइन जनरेट करना Example और EMIF डिज़ाइन Ex बनानाampसिमुलेशन के लिए ले विषयों, प्रत्येक विषय के चरण 3 में छवि को अपडेट किया। • में EMIF डिज़ाइन Ex बनानाampसिमुलेशन के लिए ले विषय, अद्यतन किया गया उत्पन्न सिमुलेशन डिजाइन उदाample File संरचना आकृति का अनुसरण करते हुए नोट को संशोधित करें और संशोधित करें। • में सिंथेसाइज़ेबल EMIF डिज़ाइन जनरेट करना Example विषय, कई इंटरफेस के लिए एक कदम और एक आंकड़ा जोड़ा।
2019.07.31	19.2	1.2.0	• जोड़ा गया बाहरी मेमोरी इंटरफेस के बारे में Intel Agilex FPGA IP अध्याय और रिलीज सूचना। • अद्यतित तिथियां और संस्करण संख्याएं। • मामूली वृद्धि संश्लेषण डिजाइन पूर्वample आंकड़ा संश्लेषण डिजाइन पूर्वample विषय।
2019.04.02	19.1		• प्रारंभिक रिहाई।

बाहरी मेमोरी इंटरफेस के लिए दस्तावेज़ संशोधन इतिहास Intel Agilex FPGA IP Design Exampले उपयोगकर्ता गाइड

दस्तावेज़ / संसाधन

Intel UG-20219 बाह्य मेमोरी इंटरफ़ेस Intel Agilex FPGA IP डिज़ाइन Example [पीडीएफ] उपयोगकर्ता गाइड UG-20219 बाहरी मेमोरी इंटरफेस Intel Agilex FPGA IP डिज़ाइन Example, UG-20219, बाहरी मेमोरी इंटरफेस Intel Agilex FPGA IP Design Example, इंटरफ़ेस Intel Agilex FPGA IP Design Exampले, एजिलेक्स एफपीजीए आईपी डिज़ाइन एक्सample

संदर्भ

• उपयोगकर्ता पुस्तिका