UG-20219 External Memory Interfaces Intel Agilex FPGA IP Design Example
Mahitungod sa External Memory Interfaces Intel® Agilex™ FPGA IP
Pagpagawas sa Impormasyon
Ang mga bersyon sa IP parehas sa Intel® Quartus® Prime Design Suite software nga mga bersyon hangtod sa v19.1. Gikan sa Intel Quartus Prime Design Suite software nga bersyon 19.2 o sa ulahi, ang mga IP core adunay bag-ong IP versioning scheme. Ang IP versioning scheme (XYZ) nga numero mausab gikan sa usa ka software nga bersyon ngadto sa lain. Usa ka pagbag-o sa:
- Ang X nagpakita sa usa ka mayor nga rebisyon sa IP. Kung imong gi-update ang imong Intel Quartus Prime software, kinahanglan nimo nga i-regenerate ang IP.
- Gipakita sa Y nga ang IP naglakip sa bag-ong mga bahin. I-regenerate ang imong IP aron maapil kining mga bag-ong feature.
- Gipakita sa Z nga ang IP naglakip sa gagmay nga mga pagbag-o. I-regenerate ang imong IP aron maapil kini nga mga pagbag-o.
butang Deskripsyon Bersyon sa IP 2.4.2 Intel Quartus Prime 21.2 Petsa sa Pagpagawas 2021.06.21
Disenyo Exampang Quick Start Guide para sa External Memory Interfaces Intel Agilex™ FPGA IP
Usa ka automated nga disenyo exampAng dagan magamit alang sa Intel Agilex ™ external memory interface. Ang Generate Example Designs button sa Example Designs tab nagtugot kanimo sa pagtino ug pagmugna sa synthesis ug simulation design example file mga set nga imong magamit sa pag-validate sa imong EMIF IP. Makahimo ka ug disenyo example nga mohaum sa Intel FPGA development kit, o sa bisan unsang EMIF IP nga imong namugna. Mahimo nimong gamiton ang disenyo nga example sa pagtabang sa imong ebalwasyon, o ingon nga usa ka punto sa pagsugod alang sa imong kaugalingon nga sistema.
Kinatibuk-ang Disenyo Example Mga Daloy sa Trabaho
Paghimo og Proyekto sa EMIF
Alang sa Intel Quartus Prime software nga bersyon 17.1 ug sa ulahi, kinahanglan ka nga maghimo usa ka proyekto sa Intel Quartus Prime sa wala pa makahimo ang EMIF IP ug disenyo example.
- Ilunsad ang Intel Quartus Prime software ug pilia File ➤ Bag-ong Project Wizard. I-klik ang Sunod. Disenyo Exampang Quick Start Guide para sa External Memory Interfaces Intel Agilex™ FPGA IP
- Itakda ang usa ka direktoryo ( ), usa ka ngalan alang sa Intel Quartus Prime nga proyekto ( ), ug usa ka top-level design entity name ( ) nga gusto nimong buhaton. I-klik ang Sunod.
- Tinoa nga ang Empty Project gipili. I-klik ang Sunod duha ka beses.
- Ubos sa Pamilya, pilia ang Intel Agilex.
- Ubos sa Filter sa Ngalan, i-type ang numero sa bahin sa aparato.
- Ubos sa Magamit nga mga aparato, pilia ang angay nga aparato.
- I-klik ang Tapos.
Paghimo ug Pag-configure sa EMIF IP
Ang mosunud nga mga lakang nag-ilustrar kung giunsa paghimo ug pag-configure ang EMIF IP. Kini nga walkthrough nagmugna og DDR4 interface, apan ang mga lakang susama sa ubang mga protocol. (Kini nga mga lakang nagsunod sa IP Catalog (standalone) nga dagan; kung imong pilion nga gamiton ang Platform Designer (sistema) nga dagan, parehas ang mga lakang.)
- Sa bintana sa IP Catalog, pilia ang External Memory Interfaces Intel Agilex FPGA IP. (Kung dili makita ang window sa IP Catalog, pilia View ➤ IP Catalog.)
- Sa IP Parameter Editor, paghatag ug entity name para sa EMIF IP (ang ngalan nga imong gihatag dinhi nahimong file ngalan alang sa IP) ug itakda ang usa ka direktoryo. I-klik ang Paghimo.
- Ang editor sa parameter adunay daghang mga tab diin kinahanglan nimo nga i-configure ang mga parameter aron ipakita ang imong pagpatuman sa EMIF.
Intel Agilex EMIF Parameter Editor Guidelines
Kini nga hilisgutan naghatag ug taas nga lebel nga giya alang sa pag-parameter sa mga tab sa Intel Agilex EMIF IP parameter editor.
Talaan 1. EMIF Parameter Editor Guidelines
| Tab sa Parameter Editor | Mga giya |
| Heneral | Siguroha nga ang mosunod nga mga parameter gisulod sa husto:
• Ang gikusgon nga grado alang sa device. • Ang memory clock frequency. • Ang PLL reference clock frequency. |
| Memorya | • Tan-awa ang data sheet para sa imong memory device aron masulod ang mga parameter sa Memorya tab.
• Kinahanglan ka usab nga mosulod sa usa ka piho nga lokasyon alang sa ALERT# pin. (Magamit lamang sa DDR4 memory protocol.) |
| Mem I/O | • Para sa inisyal nga imbestigasyon sa proyekto, mahimo nimong gamiton ang default settings sa
Mem I/O tab. • Alang sa abante nga pag-validate sa disenyo, kinahanglan nimo nga ipahigayon ang board simulation aron makuha ang labing maayo nga mga setting sa pagtapos. |
| FPGA I/O | • Para sa inisyal nga imbestigasyon sa proyekto, mahimo nimong gamiton ang default settings sa
FPGA I/O tab. • Alang sa abante nga pag-validate sa disenyo, kinahanglan nimo nga ipahigayon ang board simulation nga adunay kaubang mga modelo sa IBIS aron mapili ang angay nga mga sumbanan sa I/O. |
| Mem Timing | • Para sa inisyal nga imbestigasyon sa proyekto, mahimo nimong gamiton ang default settings sa
Mem Timing tab. • Alang sa abante nga pag-validate sa disenyo, kinahanglan nimong isulod ang mga parameter sumala sa data sheet sa imong memory device. |
| Controller | Ibutang ang mga parameter sa controller sumala sa gusto nga configuration ug kinaiya alang sa imong memory controller. |
| Mga diagnostic | Mahimo nimong gamiton ang mga parameter sa Mga diagnostic tab aron makatabang sa pagsulay ug pag-debug sa imong interface sa memorya. |
| ExampMga Disenyo | Ang ExampMga Disenyo tab nagtugot kaninyo sa paghimo sa disenyo examples para sa synthesis ug para sa simulation. Ang namugna nga disenyo exampAng le usa ka kompleto nga sistema sa EMIF nga gilangkuban sa EMIF IP ug usa ka drayber nga nagpatunghag random nga trapiko aron ma-validate ang interface sa memorya. |
Para sa detalyadong impormasyon sa tagsa-tagsa nga mga parameter, tan-awa ang angay nga kapitulo para sa imong memory protocol sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
Pagmugna sa Synthesizable EMIF Design Example
Para sa Intel Agilex development kit, igo na nga ibilin ang kadaghanan sa Intel Agilex EMIF IP settings sa ilang default values. Aron makamugna ang synthesable nga disenyo example, sunda kini nga mga lakang:
- Sa Example Designs tab, siguroha nga ang Synthesis box gisusi.
- Kung nagpatuman ka usa ka interface example disenyo, i-configure ang EMIF IP ug i-klik File➤ I-save aron ma-save ang karon nga setting sa pagbag-o sa IP sa gumagamit file ( .ip).
- Kung nag implement ka ug exampAng disenyo nga adunay daghang mga interface, ipiho ang Gidaghanon sa mga IP sa gusto nga gidaghanon sa mga interface. Imong makita ang kinatibuk-ang ihap sa EMIF ID sama sa piniling Numero sa mga IP. Sunda kini nga mga lakang aron ma-configure ang matag interface:
- Pilia ang Cal-IP aron matino ang koneksyon sa interface sa Calibration IP.
- I-configure ang EMIF IP sumala sa tanan nga Tab sa Parameter Editor.
- Balik sa Example Design tab ug i-klik ang Capture sa gusto nga EMIF ID.
- Balika ang lakang a hangtod c para sa tanang EMIF ID.
- Mahimo nimong i-klik ang Clear button aron matangtang ang nakuha nga mga parameter ug sublion ang lakang a hangtod c aron makahimo mga pagbag-o sa EMIF IP.
- Pag-klik File➤ I-save aron ma-save ang karon nga setting sa pagbag-o sa IP sa gumagamit file ( .ip).
- Kung nagpatuman ka usa ka interface example disenyo, i-configure ang EMIF IP ug i-klik File➤ I-save aron ma-save ang karon nga setting sa pagbag-o sa IP sa gumagamit file ( .ip).
- I-klik ang Paghimo Example Design sa ibabaw nga tuo nga suok sa bintana.
- Ipiho ang usa ka direktoryo alang sa EMIF nga disenyo example ug i-klik OK. Malampuson nga henerasyon sa EMIF nga disenyo example naghimo sa mosunod filegibutang sa ilawom sa usa ka direktoryo sa qii.
- Pag-klik File ➤ Paggawas aron mogawas sa bintana sa IP Parameter Editor Pro. Ang sistema nag-aghat, Bag-ong mga pagbag-o wala nahimo. Generate karon? I-klik ang Dili aron magpadayon sa sunod nga dagan.
- Para ma open ang exampang disenyo, pag-klik File ➤ Open Project, ug navigate sa /ample_name>/qii/ed_synth.qpf ug i-klik ang Open.
Mubo nga sulat: Alang sa kasayuran sa pag-compile ug pagprograma sa disenyo example, refer sa
Pag-compile ug Pagprograma sa Intel Agilex EMIF Design Example.
Figure 4. Namugna nga Synthesizable Design Example File Istruktura
Para sa impormasyon sa paghimo og sistema nga adunay duha o daghan pang external memory interface, tan-awa ang Paghimo og Design Exampuban sa Multiple EMIF Interfaces, sa External Memory Interfaces Intel Agilex FPGA IP User Guide. Para sa impormasyon sa pag-debug sa daghang mga interface, tan-awa ang Pag-enable sa EMIF Toolkit sa Anaa na nga Disenyo, sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
Mubo nga sulat: Kung dili nimo pilion ang Checkbox nga Simulation o Synthesis, ang direktoryo sa destinasyon adunay sulud ra nga disenyo sa Platform Designer files, nga dili compilable sa Intel Quartus Prime software direkta, apan nga imong mahimo view o i-edit sa Platform Designer. Niini nga sitwasyon mahimo nimong ipadagan ang mosunod nga mga sugo aron makamugna og synthesis ug simulation file mga set.
- Aron makahimo og usa ka compilable nga proyekto, kinahanglan nimong ipadagan ang quartus_sh -t make_qii_design.tclscript sa destinasyon nga direktoryo.
- Aron makahimo og simulation project, kinahanglan nimong ipadagan ang quartus_sh -t make_sim_design.tcl script sa destinasyon nga direktoryo.
Mubo nga sulat: Kung nakamugna ka ug disenyo example ug dayon paghimo og mga pagbag-o niini sa editor sa parameter, kinahanglan nimo nga i-regenerate ang disenyo examparon makita ang imong mga pagbag-o nga gipatuman. Ang bag-ong namugna nga disenyo exampDili i-overwrite ni le ang naglungtad nga disenyo example files.
Pagmugna sa EMIF Design Example para sa Simulation
Para sa Intel Agilex development kit, igo na nga ibilin ang kadaghanan sa Intel Agilex EMIF IP settings sa ilang default values. Aron makamugna ang disenyo example para sa simulation, sunda kini nga mga lakang:
- Sa Example Designs tab, siguroha nga ang Simulation box gisusi. Pilia usab ang gikinahanglan nga Simulation HDL format, bisan Verilog o VHDL.
- I-configure ang EMIF IP ug i-klik File ➤ I-save aron ma-save ang karon nga setting sa pagbag-o sa IP sa gumagamit file ( .ip).
- I-klik ang Paghimo Example Design sa ibabaw nga tuo nga suok sa bintana.
- Ipiho ang usa ka direktoryo alang sa EMIF nga disenyo example ug i-klik OK. Malampuson nga henerasyon sa EMIF nga disenyo example nagmugna og daghang file nagtakda alang sa lainlaing gisuportahan nga mga simulator, ubos sa usa ka direktoryo sa sim/ed_sim.
- Pag-klik File ➤ Paggawas aron mogawas sa bintana sa IP Parameter Editor Pro. Ang sistema nag-aghat, Bag-ong mga pagbag-o wala nahimo. Generate karon? I-klik ang Dili aron magpadayon sa sunod nga dagan.
Namugna nga Simulation Design Example File Istruktura
Mubo nga sulat: Ang External Memory Interfaces Intel Agilex FPGA IP karon nagsuporta lamang sa VCS, ModelSim/QuestaSim, ug Xcelium simulators. Ang dugang nga suporta sa simulator giplano sa umaabot nga pagpagawas.
Mubo nga sulat: Kung dili nimo pilion ang Checkbox nga Simulation o Synthesis, ang direktoryo sa destinasyon adunay sulud ra nga disenyo sa Platform Designer files, nga dili compilable sa Intel Quartus Prime software direkta, apan nga imong mahimo view o i-edit sa Platform Designer. Niini nga sitwasyon mahimo nimong ipadagan ang mosunod nga mga sugo aron makamugna og synthesis ug simulation file mga set.
- Aron makahimo og usa ka compilable nga proyekto, kinahanglan nimong ipadagan ang quartus_sh -t make_qii_design.tcl script sa destinasyon nga direktoryo.
- Aron makahimo og simulation project, kinahanglan nimong ipadagan ang quartus_sh -t make_sim_design.tcl script sa destinasyon nga direktoryo.
Mubo nga sulat: Kung nakamugna ka ug disenyo example ug dayon paghimo og mga pagbag-o niini sa editor sa parameter, kinahanglan nimo nga i-regenerate ang disenyo examparon makita ang imong mga pagbag-o nga gipatuman. Ang bag-ong namugna nga disenyo exampDili i-overwrite ni le ang naglungtad nga disenyo example files.
Simulation Versus Hardware Implementation
Para sa external memory interface simulation, mahimo nimong pilion ang paglaktaw sa calibration o full calibration sa Diagnostics tab atol sa IP generation.
Mga Modelo sa Simulation sa EMIF
Kini nga lamesa nagtandi sa mga kinaiya sa skip calibration ug full calibration nga mga modelo.
Talaan 2. EMIF Simulation Models: Laktawan ang Calibration versus Full Calibration
| Laktawan ang Calibration | Bug-os nga Calibration |
| Sistema nga lebel nga simulation nga nagpunting sa lohika sa gumagamit. | Memory interface simulation nga nagpunting sa pagkakalibrate. |
| Ang mga detalye sa pagkakalibrate wala makuha. | Gikuha ang tanang stages sa pag-calibrate. |
| Adunay abilidad sa pagtipig ug pagkuha sa datos. | Naglakip sa pag-leveling, per-bit deskew, ug uban pa. |
| Nagrepresentar sa tukma nga kahusayan. | |
| Wala gikonsiderar ang board skew. | |
RTL Simulation Versus Hardware Implementation
Kini nga lamesa nagpasiugda sa mahinungdanong mga kalainan tali sa EMIF simulation ug hardware nga pagpatuman.
Talaan 3. EMIF RTL Simulation Versus Hardware Implementation
| RTL Simulation | Pagpatuman sa Hardware |
| Ang Nios® initialization ug calibration code ipatuman sa parallel. | Nios initialization ug calibration code execute sequentially. |
| Ang mga interface nagpahayag sa cal_done signal nga dungan sa simulation. | Ang mga operasyon sa fitter nagtino sa han-ay sa pag-calibrate, ug ang mga interface dili dungan nga ipahayag ang cal_done. |
Kinahanglan nimong ipadagan ang mga simulation sa RTL base sa mga pattern sa trapiko alang sa aplikasyon sa imong disenyo. Timan-i nga ang RTL simulation wala mag-modelo sa PCB trace delays nga mahimong hinungdan sa kalainan sa latency tali sa RTL simulation ug hardware nga pagpatuman.
Pag-simulate sa External Memory Interface IP Uban sa ModelSim
Kini nga pamaagi nagpakita kung giunsa ang pag-simulate sa EMIF nga disenyo example.
- Ilunsad ang Mentor Graphics* ModelSim software ug pilia File ➤ Usba ang Direktoryo. Pag-navigate sa direktoryo sa sim / ed_sim / mentor sa sulod sa nahimo nga disenyo exampang folder.
- Tinoa nga ang Transcript window gipakita sa ubos sa screen. Kung ang Transcript window dili makita, ipakita kini pinaagi sa pag-klik View ➤ Transcript.
- Sa Transcript window, padagana ang tinubdan msim_setup.tcl.
- Human mahuman ang tinubdan nga msim_setup.tcl, padagana ang ld_debug sa Transcript window.
- Pagkahuman sa pagdagan sa ld_debug, pamatud-i nga gipakita ang bintana sa Mga butang. Kung dili makita ang bintana sa Mga butang, ipakita kini pinaagi sa pag-klik View ➤ Mga butang.
- Sa Objects window, pilia ang mga signal nga gusto nimong i-simulate pinaagi sa pag-right-click ug pagpili sa Add Wave.
- Human nimo mapili ang mga signal alang sa simulation, ipatuman ang run -all sa Transcript window. Ang simulation modagan hangtod mahuman.
- Kung ang simulation dili makita, i-klik View ➤ Balod.
Pin Placement para sa Intel Agilex EMIF IP
Kini nga hilisgutan naghatag ug mga giya alang sa pagbutang og pin.
Tapos naview
Ang Intel Agilex FPGAs adunay mosunod nga istruktura:
- Ang matag aparato adunay hangtod sa 8 I/O nga mga bangko.
- Ang matag I/O nga bangko adunay 2 sub-I/O nga mga bangko.
- Ang matag sub-I/O nga bangko adunay 4 ka lane.
- Ang matag lane adunay 12 ka general-purpose I/O (GPIO) pins.
Kinatibuk-ang mga Giya sa Pin
Ang mosunod mao ang kinatibuk-ang mga giya sa pin.
Mubo nga sulat: Para sa mas detalyado nga impormasyon sa pin, tan-awa ang Intel Agilex FPGA EMIF IP Pin ug Resource Planning nga seksyon sa protocol-specific nga chapter para sa imong external memory protocol, sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Siguroha nga ang mga pin alang sa gihatag nga external memory interface anaa sa sulod sa samang I/O row.
- Ang mga interface nga nagsangkad sa daghang mga bangko kinahanglan nga matuman ang mga musunud nga kinahanglanon:
- Ang mga bangko kinahanglan nga kasikbit sa usag usa. Para sa impormasyon sa kasikbit nga mga bangko, tan-awa ang EMIF Architecture: I/O Bank nga topiko sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Ang tanan nga adres ug command ug kaubang mga pin kinahanglan magpuyo sulod sa usa ka subbank.
- Ang address ug command ug data pins mahimong magpaambit sa usa ka sub-bank ubos sa mosunod nga mga kondisyon:
- Ang address ug command ug data pins dili makapaambit ug I/O lane.
- Usa ra ka wala magamit nga I/O lane sa adres ug command bank ang mahimong adunay mga data pin.
Talaan 4. Kinatibuk-ang Pin Constraints
| Type sa Signal | Pagpugong |
| Data Strobe | Ang tanan nga mga signal nga nahisakop sa usa ka grupo sa DQ kinahanglan magpuyo sa parehas nga linya sa I/O. |
| Data | Ang mga may kalabutan nga DQ pin kinahanglan nga magpuyo sa parehas nga I/O lane. Para sa mga protocol nga dili mosuporta sa bidirectional nga mga linya sa datos, ang mga signal sa pagbasa kinahanglang igrupo nga bulag gikan sa mga signal sa pagsulat. |
| Address ug Command | Ang address ug Command pins kinahanglan nga magpuyo sa gitakda nang daan nga mga lokasyon sulod sa usa ka I/O sub-bank. |
Mubo nga sulat: Para sa mas detalyado nga impormasyon sa pin, tan-awa ang Intel Agilex FPGA EMIF IP Pin ug Resource Planning nga seksyon sa protocol-specific nga chapter para sa imong external memory protocol, sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Siguroha nga ang mga pin alang sa gihatag nga external memory interface anaa sa sulod sa samang I/O row.
- Ang mga interface nga nagsangkad sa daghang mga bangko kinahanglan nga matuman ang mga musunud nga kinahanglanon:
- Ang mga bangko kinahanglan nga kasikbit sa usag usa. Para sa impormasyon sa kasikbit nga mga bangko, tan-awa ang EMIF Architecture: I/O Bank nga topiko sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Ang tanan nga adres ug command ug kaubang mga pin kinahanglan magpuyo sulod sa usa ka subbank.
- Ang address ug command ug data pins mahimong magpaambit sa usa ka sub-bank ubos sa mosunod nga mga kondisyon:
- Ang address ug command ug data pins dili makapaambit ug I/O lane.
- Usa ra ka wala magamit nga I/O lane sa adres ug command bank ang mahimong adunay mga data pin.
Paghimo ug Disenyo Exampuban ang TG Configuration Option
Ang namugna nga disenyo sa EMIF example naglakip sa usa ka traffic generator block (TG). Sa kasagaran, ang disenyo exampAng paggamit sa usa ka yano nga TG block (altera_tg_avl) nga mahimo lamang i-reset aron ma-relaunch ang usa ka hard-coded pattern sa trapiko. Kung gikinahanglan, mahimo nimong pilion nga mahimo ang usa ka ma-configure nga generator sa trapiko (TG2) sa baylo. Sa configurable traffic generator (TG2) (altera_tg_avl_2), mahimo nimong i-configure ang traffic pattern sa tinuod nga panahon pinaagi sa control registers—nagpasabot nga dili na nimo kinahanglang i-compile ang disenyo aron mausab o ma-relaunch ang traffic pattern. Kini nga traffic generator naghatag ug maayong kontrol sa matang sa trapiko nga gipadala niini sa EMIF control interface. Dugang pa, naghatag kini mga rehistro sa status nga adunay detalyado nga kasayuran sa kapakyasan.
Pag-enable sa Traffic Generator sa usa ka Design Example
Mahimo nimong mahimo ang ma-configure nga generator sa trapiko gikan sa tab nga Diagnostics sa editor sa parameter sa EMIF. Aron mahimo ang ma-configure nga generator sa trapiko, i-on ang Gamit ang ma-configure nga generator sa trapiko sa Avalon 2.0 sa tab nga Diagnostics.
Hulagway 6.
- Mahimo nimong pilion nga i-disable ang default traffic pattern stage o ang gi-configure sa user nga trapiko stage, apan kinahanglan nga adunay labing menos usa ka stage gipalihok. Alang sa kasayuran niining mga stages, tan-awa ang Default Traffic Pattern ug User-configured Traffic Pattern sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Ang parameter sa gidugayon sa pagsulay sa TG2 magamit lamang sa default nga pattern sa trapiko. Mahimo nimong pilion ang gidugayon sa pagsulay nga mubo, medium, o walay katapusan.
- Mahimo nimong pilion ang bisan hain sa duha nga mga kantidad alang sa parameter sa TG2 Configuration Interface Mode:
- JTAG: Gitugotan ang paggamit sa usa ka GUI sa system console. Para sa dugang nga impormasyon, tan-awa ang Traffic Generator Configuration Interface sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Export: Gitugotan ang paggamit sa naandan nga RTL logic aron makontrol ang pattern sa trapiko.
Paggamit sa Design Exampuban sa EMIF Debug Toolkit
Sa dili pa ilunsad ang EMIF Debug Toolkit, siguroha nga imong gi-configure ang imong device sa usa ka programming file nga adunay EMIF Debug Toolkit nga gipagana. Aron ilunsad ang EMIF Debug Toolkit, sunda kini nga mga lakang:
- Sa Intel Quartus Prime software, ablihi ang System Console pinaagi sa pagpili sa Tools ➤ System Debugging Tools ➤ System Console.
- [Laktawan kini nga lakang kung ang imong proyekto bukas na sa Intel Quartus Prime software.] Sa System Console, i-load ang butang nga SRAM file (.sof) nga imong giprograma ang board (sama sa gihulagway sa Prerequisites for Use the EMIF Debug Toolkit, sa External Memory Interfaces Intel Agilex FPGA IP User Guide).
- Pagpili mga higayon nga i-debug.
- Pilia ang EMIF Calibration Debug Toolkit para sa EMIF calibration debugging, sama sa gihulagway sa Pagmugna og Design Exampuban ang Calibration Debug Option. Sa laing paagi, pilia ang EMIF TG Configuration Toolkit alang sa pag-debug sa generator sa trapiko, sama sa gihulagway sa Pagmugna og Design Exampuban ang TG Configuration Option.
- I-klik ang Open Toolkit aron maablihan ang main view sa EMIF Debug Toolkit.
- Kung adunay daghang mga higayon sa EMIF sa giprograma nga disenyo, pilia ang kolum (dalan sa JTAG master) ug memory interface ID sa EMIF nga pananglitan aron ma-activate ang toolkit.
- I-klik ang Activate Interface aron tugutan ang toolkit nga mabasa ang mga parameter sa interface ug status sa pagkakalibrate.
- Kinahanglan nimo nga i-debug ang usa ka interface matag higayon; busa, aron makonektar sa laing interface sa disenyo, kinahanglan una nimong i-deactivate ang kasamtangan nga interface.
Ang mosunod mao ang exampgamay nga mga taho gikan sa EMIF Calibration Debug Toolkit ug sa EMIF TG Configuration Toolkit:, matag usa.
Mubo nga sulat: Para sa mga detalye sa pag-debug sa calibration, tan-awa ang Debugging gamit ang External Memory Interface Debug Toolkit, sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
Mubo nga sulat: Para sa mga detalye sa traffic generator debugging, tan-awa ang Traffic Generator Configuration User Interface, sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
Disenyo Example Deskripsyon alang sa External Memory Interfaces Intel Agilex FPGA IP
Kung imong gi-parameter ug gimugna ang imong EMIF IP, mahimo nimong mahibal-an nga ang sistema maghimo mga direktoryo alang sa simulation ug synthesis file set, ug paghimo sa file awtomatikong nagtakda. Kung imong pilion ang Simulation o Synthesis ubos sa Example Disenyo Files sa Example Designs tab, ang sistema nagmugna og kompleto nga simulation file set o usa ka kompleto nga synthesis file set, sumala sa imong gipili.
Disenyo sa Synthesis Example
Ang disenyo sa synthesis example naglangkob sa mayor nga mga bloke nga gipakita sa hulagway sa ubos.
- Usa ka generator sa trapiko, nga usa ka synthesizable Avalon®-MM exampAng drayber nga nagpatuman sa usa ka pseudo-random pattern sa pagbasa ug pagsulat sa usa ka parameterized nga gidaghanon sa mga adres. Ang traffic generator usab nag-monitor sa datos nga gibasa gikan sa memorya aron masiguro nga kini mohaum sa sinulat nga datos ug nagpahayag sa usa ka kapakyasan kon dili.
- Usa ka pananglitan sa interface sa memorya, nga naglakip sa:
- Usa ka memory controller nga nag-moderate tali sa Avalon-MM interface ug sa AFI interface.
- Ang PHY, nga nagsilbi nga interface tali sa memory controller ug external memory device aron mahimo ang mga operasyon sa pagbasa ug pagsulat.
Figure 7. Synthesis Design Example
Mubo nga sulat: Kung ang usa o daghan pa sa PLL Sharing Mode, DLL Sharing Mode, o OCT Sharing Mode nga mga parameter gitakda sa bisan unsang bili gawas sa No Sharing, ang synthesis design example maglangkob sa duha ka traffic generator/memory interface nga mga higayon. Ang duha ka traffic generator/memory interface nga mga instance nalangkit lamang sa shared PLL/DLL/OCTconnections nga gipasabot sa parameter settings. Ang traffic generator/memory interface nga mga instance nagpakita kon unsaon nimo paghimo ang maong mga koneksyon sa imong kaugalingong mga disenyo.
Disenyo sa Simulation Example
Ang disenyo sa simulation example naglangkob sa mga mayor nga mga bloke nga gipakita sa mosunod nga numero.
- Usa ka pananglitan sa disenyo sa synthesis example. Sama sa gihulagway sa miaging seksyon, ang synthesis design exampAng le adunay usa ka generator sa trapiko, sangkap sa pagkakalibrate, ug usa ka pananglitan sa interface sa memorya. Kini nga mga bloke default sa abstract simulation nga mga modelo kung angay alang sa paspas nga simulation.
- Usa ka modelo sa memorya, nga naglihok isip usa ka generic nga modelo nga nagsunod sa mga detalye sa memory protocol. Kasagaran, ang mga tigbaligya sa panumduman naghatag mga modelo sa simulation alang sa ilang piho nga mga sangkap sa panumduman nga mahimo nimong i-download gikan sa ilang webmga site.
- Usa ka status checker, nga nag-monitor sa mga signal sa status gikan sa external memory interface IP ug ang traffic generator, aron magsenyas sa kinatibuk-ang pass o fail nga kondisyon.
Hulagway 10. Disenyo sa Simulation Example
Example Tab sa Interface sa Disenyo
Ang editor sa parameter naglakip sa Example Designs tab nga nagtugot kanimo sa pag-parameter ug paghimo sa imong ex designamples.
External Memory Interfaces Intel Agilex FPGA IP Design Example User Guide Archives
Ang mga bersyon sa IP parehas sa mga bersyon sa software sa Intel Quartus Prime Design Suite hangtod sa v19.1. Gikan sa Intel Quartus Prime Design Suite software nga bersyon 19.2 o sa ulahi, ang mga IP adunay bag-ong IP versioning scheme. Kung ang usa ka IP core nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP core nga bersyon magamit.
Kasaysayan sa Pagbag-o sa Dokumento alang sa External Memory Interfaces Intel Agilex FPGA IP Design Example Giya sa Gumagamit
| Bersyon sa Dokumento | Intel Quartus Prime nga Bersyon | Bersyon sa IP | Mga kausaban |
| 2021.06.21 | 21.2 | 2.4.2 | Diha sa Disenyo Exampang Dali nga Pagsugod kapitulo:
• Midugang og mubo nga sulat sa Pag-compile ug Pagprograma sa Intel Agilex EMIF Design Example hilisgutan. • Giusab ang titulo sa Paghimo ug Disenyo Exampuban ang Calibration Debug Option hilisgutan. • Gidugang ang Paghimo ug Disenyo Exampuban ang TG Configuration Option ug Pag-enable sa Traffic Generator sa usa ka Design Example mga hilisgutan. • Giusab ang mga lakang 2, 3, ug 4, gi-update ang pipila ka mga numero, ug gidugang ang usa ka mubo nga sulat, sa Paggamit sa Design Exampuban sa EMIF Debug Toolkit hilisgutan. |
| 2021.03.29 | 21.1 | 2.4.0 | Diha sa Disenyo Exampang Dali nga Pagsugod kapitulo:
• Midugang og mubo nga sulat sa Pagmugna sa Synthesizable EMIF Design Example ug Pagmugna sa EMIF Design Example para sa Simulation mga hilisgutan. • Gi-update ang File Structure diagram sa Pagmugna sa EMIF Design Example para sa Simulation hilisgutan. |
| 2020.12.14 | 20.4 | 2.3.0 | Diha sa Disenyo Exampang Dali nga Pagsugod kapitulo, mihimo sa mosunod nga mga kausaban:
• Gi-update ang Pagmugna sa Synthesizable EMIF Design Example hilisgutan nga maglakip sa mga disenyo sa multi-EMIF. • Gi-update ang numero alang sa lakang 3, sa Pagmugna sa EMIF Design Example para sa Simulation hilisgutan. |
| 2020.10.05 | 20.3 | 2.3.0 | Diha sa Disenyo Example Giya sa Dali nga Pagsugod kapitulo, mihimo sa mosunod nga mga kausaban:
• Sa Paghimo og Proyekto sa EMIF, gi-update ang hulagway sa lakang 6. • Sa Pagmugna sa Synthesizable EMIF Design Example, gi-update ang numero sa lakang 3. • Sa Pagmugna sa EMIF Design Example para sa Simulation, gi-update ang numero sa lakang 3. • Sa Simulation Versus Hardware Implementation, gitul-id ang gamay nga typo sa ikaduhang lamesa. • Sa Paggamit sa Design Exampuban sa EMIF Debug Toolkit, giusab ang lakang 6, gidugang ang mga lakang 7 ug 8. |
| nagpadayon… | |||
| Bersyon sa Dokumento | Intel Quartus Prime nga Bersyon | Bersyon sa IP | Mga kausaban |
| 2020.04.13 | 20.1 | 2.1.0 | • Diha sa Mahitungod sa kapitulo, giusab ang lamesa sa
Pagpagawas sa Impormasyon hilisgutan. • Diha sa Disenyo Example Giya sa Dali nga Pagsugod kapitulo: — Gibag-o nga lakang 7 ug ang kauban nga imahe, sa Pagmugna sa Synthesizable EMIF Design Example hilisgutan. - Gibag-o ang Paghimo sa Disenyo Exampuban sa Debug Option hilisgutan. - Gibag-o ang Paggamit sa Design Exampuban sa EMIF Debug Toolkit hilisgutan. |
| 2019.12.16 | 19.4 | 2.0.0 | • Diha sa Disenyo Exampang Dali nga Pagsugod kapitulo:
— Gi-update ang ilustrasyon sa lakang 6 sa Paghimo og Proyekto sa EMIF hilisgutan. — Gi-update ang ilustrasyon sa lakang 4 sa Pagmugna sa Synthesizable EMIF Design Example hilisgutan. — Gi-update ang ilustrasyon sa lakang 4 sa Pagmugna sa EMIF Design Example para sa Simulation hilisgutan. — Giusab nga lakang 5 sa Pagmugna sa EMIF Design Example para sa Simulation hilisgutan. - Gibag-o ang Kinatibuk-ang mga Giya sa Pin ug Kasikbit nga mga Bangko mga seksyon sa Pin Placement para sa Intel Agilex EMIF IP hilisgutan. |
| 2019.10.18 | 19.3 | • Diha sa Paghimo og Proyekto sa EMIF topiko, gi-update ang hulagway sa punto 6.
• Diha sa Paghimo ug Pag-configure sa EMIF IP hilisgutan, gi-update ang numero sa lakang 1. • Sa lamesa sa Intel Agilex EMIF Parameter Editor Guidelines hilisgutan, giusab ang paghulagway alang sa Board tab. • Diha sa Pagmugna sa Synthesizable EMIF Design Example ug Pagmugna sa EMIF Design Example para sa Simulation mga hilisgutan, gi-update ang imahe sa lakang 3 sa matag hilisgutan. • Diha sa Pagmugna sa EMIF Design Example para sa Simulation topiko, gi-update ang Namugna nga Simulation Design Example File Istruktura numero ug giusab ang nota nga nagsunod sa numero. • Diha sa Pagmugna sa Synthesizable EMIF Design Example hilisgutan, midugang og usa ka lakang ug usa ka numero alang sa daghang mga interface. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Gidugang Mahitungod sa External Memory Interfaces Intel Agilex FPGA IP kapitulo ug Impormasyon sa Pagpagawas.
• Gi-update nga mga petsa ug mga numero sa bersyon. • Minor nga pagpauswag sa Disenyo sa Synthesis Example numero sa Disenyo sa Synthesis Example hilisgutan. |
| 2019.04.02 | 19.1 | • Inisyal nga pagpagawas. |
Kasaysayan sa Pagbag-o sa Dokumento alang sa External Memory Interfaces Intel Agilex FPGA IP Design Example Giya sa Gumagamit
Mga Dokumento / Mga Kapanguhaan
 |
intel UG-20219 External Memory Interfaces Intel Agilex FPGA IP Design Example [pdf] Giya sa Gumagamit UG-20219 External Memory Interfaces Intel Agilex FPGA IP Design Example, UG-20219, External Memory Interfaces Intel Agilex FPGA IP Design Example, Mga Interface sa Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example |
