אינהאַלט באַהאַלטן
1 UG-20219 פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Example
2 פּלאַן עקסampדי שנעל אָנהייב גייד פֿאַר פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex ™ FPGA IP
3 דזשענערייטינג די סינטאַסייזאַבאַל EMIF פּלאַן עקסample
4 פּלאַן עקסampדי באַשרייַבונג פֿאַר פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP
5 פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Example User Guide Archives
6 דאָקומענט רעוויזיע געשיכטע פֿאַר פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Exampדער באַניצער גייד
7 דאָקומענטן / רעסאָורסעס
7.1 רעפערענצן
8 Related Posts

ינטעל לאָגאָ

UG-20219 פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Example

UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Exampדי פּראָדוקט וועגן די פונדרויסנדיק זכּרון ינטערפייסיז Intel® Agilex FPGA IP

מעלדונג אינפֿאָרמאַציע

IP ווערסיעס זענען די זעלבע ווי די Intel® Quartus® Prime Design Suite ווייכווארג ווערסיעס אַרויף צו וו19.1. פֿון Intel Quartus Prime Design Suite ווייכווארג ווערסיע 19.2 אָדער שפּעטער, IP קאָרעס האָבן אַ נייַע IP ווערסיע סכעמע. די IP ווערסיע סכעמע (XYZ) נומער ענדערונגען פון איין ווייכווארג ווערסיע צו אנדערן. א ענדערונג אין:

  • X ינדיקייץ אַ הויפּט רעוויזיע פון ​​די IP. אויב איר דערהייַנטיקן דיין Intel Quartus Prime ווייכווארג, איר מוזן רידזשענערייט די IP.
  • י ינדיקייץ די IP ינקלודז נייַ פֿעיִקייטן. רידזשענערייט דיין IP צו אַרייַננעמען די נייַע פֿעיִקייטן.
  • ז ינדיקייץ אַז די IP ינקלודז מינערווערטיק ענדערונגען. רידזשענערייט דיין IP צו אַרייַננעמען די ענדערונגען.
    נומער באַשרייַבונג
    IP ווערסיע 2.4.2
    Intel Quartus Prime 21.2
    מעלדונג טאָג 2021.06.21

פּלאַן עקסampדי שנעל אָנהייב גייד פֿאַר פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex ™ FPGA IP

אַן אָטאַמייטיד פּלאַן עקסample flow איז בנימצא פֿאַר Intel Agilex ™ פונדרויסנדיק זכּרון ינטערפייסיז. די גענעראַטע עקסample דעסיגנס קנעפּל אויף די עקסampLe Designs קוויטל אַלאַוז איר צו ספּעציפיצירן און דזשענערייט די סינטעז און סימיאַליישאַן פּלאַן עקסample file סעץ וואָס איר קענען נוצן צו וואַלאַדייט דיין EMIF IP. איר קענען דזשענערייט אַ פּלאַן עקסampשוועבעלעך די Intel FPGA אַנטוויקלונג קיט, אָדער פֿאַר קיין EMIF IP וואָס איר דזשענערייט. איר קענען נוצן די פּלאַן עקסampצו אַרוישעלפן דיין אפשאצונג, אָדער ווי אַ סטאַרטינג פונט פֿאַר דיין אייגענע סיסטעם.

אַלגעמיינע פּלאַן עקסampדי וואָרקפלאָווסUG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-1

שאַפֿן אַן EMIF פּראָיעקט

פֿאַר די Intel Quartus Prime ווייכווארג ווערסיע 17.1 און שפּעטער, איר מוזן שאַפֿן אַן Intel Quartus Prime פּרויעקט איידער איר דזשענערייט די EMIF IP און פּלאַן עקס.ample.

  1. קאַטער די Intel Quartus Prime ווייכווארג און סעלעקטירן File ➤ ניו פּראָיעקט וויזערד. דריקט ווייַטער. פּלאַן עקסampדי שנעל אָנהייב גייד פֿאַר פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex ™ FPGA IP
  2. ספּעציפיצירן אַ וועגווייַזער ( ), אַ נאָמען פֿאַר די Intel Quartus Prime פּרויעקט ( ), און אַ שפּיץ-מדרגה פּלאַן ענטיטי נאָמען ( ) וואָס איר ווילן צו שאַפֿן. דריקט ווייַטער.UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-3
  3. באַשטעטיקן אַז Empty Project איז אויסגעקליבן. דריקט ווייַטער צוויי מאָל.UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-4
  4. אונטער משפּחה, סעלעקטירן Intel Agilex.
  5. אונטער נאָמען פילטער, טיפּ די מיטל טייל נומער.
  6. אונטער בנימצא דעוויסעס, אויסקלייַבן די צונעמען מיטל.UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-5
  7. דריקט ענדיקן.

דזשענערייטינג און קאַנפיגיער די EMIF IP

די פאלגענדע סטעפּס אילוסטרירן ווי צו דזשענערייט און קאַנפיגיער די EMIF IP. דער דורכקוק קריייץ אַ DDR4 צובינד, אָבער די סטעפּס זענען ענלעך פֿאַר אנדערע פּראָטאָקאָלס. (די סטעפּס נאָכגיין די לויפן פון IP קאַטאַלאָג (סטאַנדאַלאָנע), אויב איר קלייַבן צו נוצן די פּלאַטפאָרם דיזיינער (סיסטעם) לויפן אַנשטאָט, די סטעפּס זענען ענלעך.)

  1. אין די IP קאַטאַלאָג פֿענצטער, סעלעקטירן עקסטערנאַל זכּרון ינטערפייסיז Intel Agilex FPGA IP. (אויב די IP קאַטאַלאָג פֿענצטער איז ניט קענטיק, סעלעקטירן View ➤ IP קאַטאַלאָג.)UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-6
  2. אין די IP פּאַראַמעטער עדיטאָר, צושטעלן אַן ענטיטי נאָמען פֿאַר די EMIF IP (די נאָמען וואָס איר צושטעלן דאָ ווערט file נאָמען פֿאַר די IP) און ספּעציפיצירן אַ וועגווייַזער. דריקט שאַפֿן.UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-7
  3. דער פּאַראַמעטער רעדאַקטאָר האט קייפל טאַבס ווו איר מוזן קאַנפיגיער פּאַראַמעטערס צו פאַרטראַכטנ דיין EMIF ימפּלאַמענטיישאַן.

ינטעל אַגילעקס EMIF פּאַראַמעטער עדיטאָר גיידליינז
דער טעמע גיט הויך-מדרגה גיידאַנס פֿאַר פּאַראַמעטערייזינג די טאַבס אין די Intel Agilex EMIF IP פּאַראַמעטער רעדאַקטאָר.

טיש 1. עמיף פּאַראַמעטער עדיטאָר גיידליינז

פּאַראַמעטער עדיטאָר טאַב גיידליינז
אַלגעמיינע פאַרזיכערן אַז די פאלגענדע פּאַראַמעטערס זענען אריין ריכטיק:

• די גיכקייַט מיינונג פֿאַר די מיטל.

• די זיקאָרן זייגער אָפטקייַט.

• די PLL רעפֿערענץ זייגער אָפטקייַט.
זכּרון • אָפּשיקן צו די דאַטן בלאַט פֿאַר דיין זכּרון מיטל צו אַרייַן די פּאַראַמעטערס אויף די זכּרון tab.

• איר זאָל אויך אַרייַן אַ ספּעציפיש אָרט פֿאַר די ALERT# שטיפט. (אַפּלייז בלויז פֿאַר DDR4 זכּרון פּראָטאָקאָל.)
Mem I/O • פֿאַר ערשט פּרויעקט ינוועסטאַגיישאַנז, איר קען נוצן די פעליקייַט סעטטינגס אויף די

Mem I/O tab.

• פֿאַר אַוואַנסירטע פּלאַן וואַלאַדיישאַן, איר זאָל דורכפירן ברעט סימיאַליישאַן צו באַקומען אָפּטימאַל טערמאַניישאַן סעטטינגס.
FPGA I/O • פֿאַר ערשט פּרויעקט ינוועסטאַגיישאַנז, איר קען נוצן די פעליקייַט סעטטינגס אויף די

FPGA I/O tab.

• פֿאַר אַוואַנסירטע פּלאַן וואַלאַדיישאַן, איר זאָל דורכפירן ברעט סימיאַליישאַן מיט פֿאַרבונדן IBIS מאָדעלס צו אויסקלייַבן צונעמען I/O סטאַנדאַרדס.
צייט צייט • פֿאַר ערשט פּרויעקט ינוועסטאַגיישאַנז, איר קען נוצן די פעליקייַט סעטטינגס אויף די

צייט צייט tab.

• פֿאַר אַוואַנסירטע פּלאַן וואַלאַדיישאַן, איר זאָל אַרייַן פּאַראַמעטערס לויט דיין זכּרון מיטל ס דאַטן בלאַט.
קאָנטראָללער שטעלן די קאַנטראָולער פּאַראַמעטערס לויט די געבעטן קאַנפיגיעריישאַן און נאַטור פֿאַר דיין זכּרון קאַנטראָולער.
דיאַגנאָסטיקס איר קענען נוצן די פּאַראַמעטערס אויף די דיאַגנאָסטיקס קוויטל צו אַרוישעלפן אין טעסטינג און דיבאַגינג דיין זכּרון צובינד.
Exampלאַ דעסיגנס די Exampלאַ דעסיגנס קוויטל לעץ איר דזשענערייט פּלאַן עקסampליי פֿאַר סינטעז און סימיאַליישאַן. די דזשענערייטאַד פּלאַן עקסample איז אַ גאַנץ EMIF סיסטעם קאַנסיסטינג פון די EMIF IP און אַ שאָפער וואָס דזשענערייץ טראַפ פאַרקער צו וואַלאַדייט די זכּרון צובינד.

פֿאַר דיטיילד אינפֿאָרמאַציע וועגן יחיד פּאַראַמעטערס, אָפּשיקן צו די צונעמען קאַפּיטל פֿאַר דיין זכּרון פּראָטאָקאָל אין די פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP באַניצער גייד.

דזשענערייטינג די סינטאַסייזאַבאַל EMIF פּלאַן עקסample

פֿאַר די Intel Agilex אַנטוויקלונג ינווענטאַר, עס איז גענוג צו לאָזן רובֿ פון די Intel Agilex EMIF IP סעטטינגס אין זייער פעליקייַט וואַלועס. צו דזשענערייט די סינטאַסייזאַבאַל פּלאַן עקסampאין, נאָכגיין די סטעפּס:

  1. אויף די עקסampאויף די דיזיינז קוויטל, ענשור אַז די סינטעז קעסטל איז אָפּגעשטעלט.
    • אויב איר זענען ימפּלאַמענינג איין צובינד עקסampאין די פּלאַן, קאַנפיגיער די EMIF IP און גיט File➤ היט צו ראַטעווען די קראַנט באַשטעטיקן אין די באַניצער IP ווערייישאַן file ( .יפּ).UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-13
      • אויב איר ימפּלאַמענינג אַן עקסampאין די פּלאַן מיט קייפל ינטערפייסיז, ספּעציפיצירן נומער פון יפּס צו די געבעטן נומער פון ינטערפייסיז. איר קענען זען די גאַנץ נומער פון EMIF ID די זעלבע ווי די אויסגעקליבן נומער פון IPs. גיי די סטעפּס צו קאַנפיגיער יעדער צובינד:
    •  אויסקלייַבן די Cal-IP צו ספּעציפיצירן די קשר פון די צובינד צו די קאַליבראַטיאָן IP.
    • קאַנפיגיער די EMIF IP אַקאָרדינגלי אין אַלע די פּאַראַמעטער עדיטאָר טאַב.
    • צוריקקומען צו עקסampדי פּלאַן קוויטל און גיט כאַפּן אויף די געבעטן EMIF ID.
    • איבערחזרן שריט אַ צו C פֿאַר אַלע EMIF ID.
    • איר קענט גיט די קלאָר קנעפּל צו באַזייַטיקן די קאַפּטשערד פּאַראַמעטערס און איבערחזרן שריט אַ צו C צו מאַכן ענדערונגען צו די EMIF IP.
    • דריקט File➤ היט צו ראַטעווען די קראַנט באַשטעטיקן אין די באַניצער IP ווערייישאַן file ( .יפּ).UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-9
  2. דריקט Generate Example Design אין דער אויבערשטער רעכט ווינקל פון די פֿענצטער.UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-10
  3. ספּעציפיצירן אַ וועגווייַזער פֿאַר די EMIF פּלאַן עקסampאון גיט OK. געראָטן דור פון די EMIF פּלאַן עקסample קריייץ די פאלגענדע fileשטעלן אונטער אַ Qii Directory.UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-11
  4. דריקט File ➤ אַרויסגאַנג צו אַרויסגאַנג די IP Parameter Editor Pro פֿענצטער. די סיסטעם פּראַמפּס, לעצטע ענדערונגען זענען נישט דזשענערייטאַד. דזשענערייט איצט? דריקט ניין צו פאָרזעצן מיט די ווייַטער לויפן.
  5. צו עפֿענען די עקסampדי פּלאַן, גיט File ➤ עפֿן פּראָיעקט און נאַוויגירן צו די /ample_name>/qii/ed_synth.qpf און גיט עפֿן.
    באַמערקונג: פֿאַר אינפֿאָרמאַציע אויף קאַמפּיילינג און פּראָגראַממינג די פּלאַן עקסample, אָפּשיקן צו
    קאַמפּיילינג און פּראָגראַממינג די Intel Agilex EMIF Design Example.

פיגורע 4. דזשענערייטאַד סינטהעסיזאַבלע פּלאַן עקסample File סטרוקטור

UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-12

פֿאַר אינפֿאָרמאַציע אויף קאַנסטראַקטינג אַ סיסטעם מיט צוויי אָדער מער פונדרויסנדיק זכּרון ינטערפייסיז, אָפּשיקן צו שאַפֿן אַ פּלאַן עקסampמיט קייפל EMIF ינטערפייסיז, אין די פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP User Guide. פֿאַר אינפֿאָרמאַציע אויף דיבאַגינג קייפל ינטערפייסיז, אָפּשיקן צו ענייבאַלינג די EMIF טאָאָלקיט אין אַן עקסיסטינג פּלאַן, אין די פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP באַניצער גייד.

באַמערקונג: אויב איר טאָן ניט אויסקלייַבן די סימיאַליישאַן אָדער סינטעז טשעקקבאָקס, די דעסטיניישאַן וועגווייַזער כּולל בלויז פּלאַטפאָרם דיזיינער פּלאַן files, וואָס זענען נישט קאָמפּילאַבלע דורך די Intel Quartus Prime ווייכווארג גלייַך, אָבער וואָס איר קענען view אָדער רעדאַגירן אין די פּלאַטפאָרמע דיזיינער. אין דעם סיטואַציע איר קענען לויפן די פאלגענדע קאַמאַנדז צו דזשענערייט סינטעז און סימיאַליישאַן file שטעלט.

  • צו שאַפֿן אַ קאָמפּילאַבלע פּרויעקט, איר מוזן לויפן די quartus_sh -t make_qii_design.tclscript אין די דעסטיניישאַן וועגווייַזער.
  • צו שאַפֿן אַ סימיאַליישאַן פּרויעקט, איר מוזן לויפן די quartus_sh -t make_sim_design.tcl שריפט אין די דעסטיניישאַן וועגווייַזער.

באַמערקונג: אויב איר האָט דזשענערייטאַד אַ פּלאַן עקסample און דעריבער מאַכן ענדערונגען צו עס אין די פּאַראַמעטער רעדאַקטאָר, איר מוזן רידזשענערייט די פּלאַן עקסampצו זען דיין ענדערונגען ימפּלאַמענאַד. די ניי דזשענערייטאַד פּלאַן עקסample טוט נישט אָווועררייט די יגזיסטינג פּלאַן עקסample files.

דזשענערייטינג די EMIF דיזיין עקסampפֿאַר סימיאַליישאַן

פֿאַר די Intel Agilex אַנטוויקלונג ינווענטאַר, עס איז גענוג צו לאָזן רובֿ פון די Intel Agilex EMIF IP סעטטינגס אין זייער פעליקייַט וואַלועס. צו דזשענערייט די פּלאַן עקסampפֿאַר סימיאַליישאַן, נאָכגיין די סטעפּס:

  1. אויף די עקסampאויף די דיזיינז קוויטל, מאַכן זיכער אַז די סימיאַליישאַן קעסטל איז אָפּגעשטעלט. אויך קלייַבן די פארלאנגט סימיאַליישאַן HDL פֿאָרמאַט, אָדער Verilog אָדער VHDL.
  2. קאַנפיגיער די EMIF IP און גיט File ➤ היט צו ראַטעווען די קראַנט באַשטעטיקן אין די באַניצער IP ווערייישאַן file ( .יפּ).
  3. דריקט Generate Example Design אין דער אויבערשטער רעכט ווינקל פון די פֿענצטער.
  4. ספּעציפיצירן אַ וועגווייַזער פֿאַר די EMIF פּלאַן עקסampאון גיט OK. געראָטן דור פון די EMIF פּלאַן עקסample קריייץ קייפל file שטעלט פֿאַר פאַרשידן געשטיצט סימיאַלייטערז, אונטער אַ sim/ed_sim וועגווייַזער.
  5. דריקט File ➤ אַרויסגאַנג צו אַרויסגאַנג די IP Parameter Editor Pro פֿענצטער. די סיסטעם פּראַמפּס, לעצטע ענדערונגען זענען נישט דזשענערייטאַד. דזשענערייט איצט? דריקט ניין צו פאָרזעצן מיט די ווייַטער לויפן.

דזשענערייטאַד סימיאַליישאַן פּלאַן עקסample File סטרוקטורUG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-15

באַמערקונג: די פונדרויסנדיק זכּרון ינטערפאַסעס Intel Agilex FPGA IP דערווייַל שטיצט בלויז די VCS, ModelSim/QuestaSim און Xcelium סימיאַלייטערז. נאָך סימיאַלייטער שטיצן איז פּלאַננעד אין צוקונפֿט ריליסיז.

באַמערקונג: אויב איר טאָן ניט אויסקלייַבן די סימיאַליישאַן אָדער סינטעז טשעקקבאָקס, די דעסטיניישאַן וועגווייַזער כּולל בלויז פּלאַטפאָרם דיזיינער פּלאַן files, וואָס זענען נישט קאָמפּילאַבלע דורך די Intel Quartus Prime ווייכווארג גלייַך, אָבער וואָס איר קענען view אָדער רעדאַגירן אין די פּלאַטפאָרמע דיזיינער. אין דעם סיטואַציע איר קענען לויפן די פאלגענדע קאַמאַנדז צו דזשענערייט סינטעז און סימיאַליישאַן file שטעלט.

  • צו שאַפֿן אַ קאָמפּילאַבלע פּרויעקט, איר מוזן לויפן די quartus_sh -t make_qii_design.tcl שריפט אין די דעסטיניישאַן וועגווייַזער.
  • צו שאַפֿן אַ סימיאַליישאַן פּרויעקט, איר מוזן לויפן די quartus_sh -t make_sim_design.tcl שריפט אין די דעסטיניישאַן וועגווייַזער.

באַמערקונג: אויב איר האָט דזשענערייטאַד אַ פּלאַן עקסample און דעריבער מאַכן ענדערונגען צו עס אין די פּאַראַמעטער רעדאַקטאָר, איר מוזן רידזשענערייט די פּלאַן עקסampצו זען דיין ענדערונגען ימפּלאַמענאַד. די ניי דזשענערייטאַד פּלאַן עקסample טוט נישט אָווועררייט די יגזיסטינג פּלאַן עקסample files.

סימיאַליישאַן קעגן ייַזנוואַרג ימפּלעמענטאַטיאָן
פֿאַר פונדרויסנדיק זיקאָרן צובינד סימיאַליישאַן, איר קענען אויסקלייַבן אָדער האָפּקען קאַלאַבריישאַן אָדער פול קאַלאַבריישאַן אויף די דיאַגנאָסטיקס קוויטל בעשאַס IP דור.

EMIF סימיאַליישאַן מאָדעלס
דער טיש קאַמפּערז די קעראַקטעריסטיקס פון די האָפּקען קאַלאַבריישאַן און פול קאַלאַבריישאַן מאָדעלס.

טיש 2. עמיף סימיאַליישאַן מאָדעלס: האָפּקען קאַליבראַטיאָן קעגן גאַנץ קאַלאַבריישאַן

האָפּקען קאַליבראַטיאָן גאַנץ קאַלאַבריישאַן
סיסטעם-מדרגה סימיאַליישאַן פאָוקיסינג אויף באַניצער לאָגיק. זיקאָרן צובינד סימיאַליישאַן פאָוקיסינג אויף קאַלאַבריישאַן.
דעטאַילס פון קאַלאַבריישאַן זענען נישט קאַפּטשערד. כאַפּט אַלע סtagעס פון קאַלאַבריישאַן.
האט פיייקייט צו קראָם און צוריקקריגן דאַטן. כולל לעוועלינג, פּער-ביסל דעסקיו, עטק.
רעפּראַזענץ פּינטלעך עפעקטיווקייַט.
טוט נישט באַטראַכטן ברעט סקיו.

RTL סימיאַליישאַן קעגן ייַזנוואַרג ימפּלעמענטאַטיאָן
דער טיש כיילייץ שליסל דיפעראַנסיז צווישן EMIF סימיאַליישאַן און ייַזנוואַרג ימפּלאַמענטיישאַן.

טיש 3. EMIF RTL Simulation Versus Hardware Implementation

RTL סימיאַליישאַן ייַזנוואַרג ימפּלעמענטאַטיאָן
ניאָס® יניטיאַליזאַטיאָן און קאַלאַבריישאַן קאָד עקסאַקיוטאַד אין פּאַראַלעל. ניאָס יניטיאַליזאַטיאָן און קאַלאַבריישאַן קאָד ויספירן סאַקווענטשאַלי.
ינטערפייסיז באַשטעטיקן קאַל_דאָנע סיגנאַל סיימאַלטייניאַסלי אין סימיאַליישאַן. פיטער אַפּעריישאַנז באַשטימען די סדר פון קאַלאַבריישאַן, און ינטערפייסיז טאָן ניט באַשטעטיקן קאַל_דאָנע סיימאַלטייניאַסלי.

איר זאָל לויפן RTL סימיאַליישאַנז באזירט אויף פאַרקער פּאַטערנז פֿאַר דיין פּלאַן אַפּלאַקיישאַן. באַמערקונג אַז RTL סימיאַליישאַן טוט נישט מאָדעל פּקב שפּור דילייז וואָס קען פאַרשאַפן אַ דיסקרעפּאַנסי אין לייטאַנסי צווישן RTL סימיאַליישאַן און ייַזנוואַרג ימפּלאַמענטיישאַן.

 סימולאַטינג פונדרויסנדיק זכּרון צובינד IP מיט ModelSim
דער פּראָצעדור ווייזט ווי צו סימולירן די EMIF פּלאַן עקסample.

  1. קאַטער די Mentor Graphics* ModelSim ווייכווארג און סעלעקטירן File ➤ טוישן Directory. נאַוויגירן צו די sim/ed_sim/mentor וועגווייַזער אין די דזשענערייטאַד פּלאַן עקסampדער טעקע.
  2. באַשטעטיקן אַז די טראַנסקריפּט פֿענצטער איז געוויזן אין די דנאָ פון דעם עקראַן. אויב די טראַנסקריפּט פֿענצטער איז ניט קענטיק, ווייַזן עס דורך געבן אַ קליק View ➤ טראַנסקריפּט.
  3. אין די טראַנסקריפּט פֿענצטער, לויפן מקור msim_setup.tcl.
  4. נאָך דער מקור msim_setup.tcl ענדיקן פליסנדיק, לויפן ld_debug אין די טראַנסקריפּט פֿענצטער.
  5. נאָך ld_debug ענדיקן פליסנדיק, באַשטעטיקן אַז די אָבדזשעקץ פֿענצטער איז געוויזן. אויב די אַבדזשעקץ פֿענצטער איז ניט קענטיק, ווייַזן עס דורך געבן אַ קליק View ➤ אַבדזשעקץ.
  6. אין די אָבדזשעקץ פֿענצטער, אויסקלייַבן די סיגנאַלז וואָס איר ווילן צו סימולירן דורך רעכט-קליקינג און סעלעקטירן Add Wave.
  7. נאָך איר ענדיקן סעלעקטינג די סיגנאַלז פֿאַר סימיאַליישאַן, ויספירן run -all אין די טראַנסקריפּט פֿענצטער. די סימיאַליישאַן לויפט ביז עס איז געענדיקט.
  8. אויב די סימיאַליישאַן איז ניט קענטיק, גיט View ➤ כוואַליע.

שפּילקע פּלייסמאַנט פֿאַר Intel Agilex EMIF IP
דער טעמע גיט גיידליינז פֿאַר שטיפט פּלייסמאַנט.

איבערview
Intel Agilex FPGAs האָבן די פאלגענדע סטרוקטור:

  • יעדער מיטל כּולל אַרויף צו 8 י / אָ באַנקס.
  • יעדער איך / אָ באַנק כּולל 2 סאַב-איך / אָ באַנקס.
  • יעדער סאַב-איך / אָ באַנק כּולל 4 ליינז.
  • יעדער שטעג כּולל 12 גענעראַל-ציל I/O (GPIO) פּינס.

אַלגעמיינע שטיפט גיידליינז
די פאלגענדע זענען גענעראַל שטיפט גיידליינז.

באַמערקונג: פֿאַר מער דיטיילד שטיפט אינפֿאָרמאַציע, אָפּשיקן צו די Intel Agilex FPGA EMIF IP שפּילקע און ריסאָרס פּלאַנירונג אָפּטיילונג אין די פּראָטאָקאָל-ספּעציפיש קאַפּיטל פֿאַר דיין פונדרויסנדיק זכּרון פּראָטאָקאָל, אין די פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP באַניצער גייד.

  • פאַרזיכערן אַז די פּינס פֿאַר אַ געגעבן פונדרויסנדיק זכּרון צובינד וווינען אין דער זעלביקער י / אָ רודערן.
  • ינטערפייסיז וואָס שפּאַן קייפל באַנקס מוזן טרעפן די פאלגענדע רעקווירעמענץ:
    •  די בענק מוזן זיין שכייניש איינער דעם אנדערן. פֿאַר אינפֿאָרמאַציע אויף שכייניש באַנקס, אָפּשיקן צו די EMIF אַרטשיטעקטורע: איך / אָ באַנק טעמע אין די פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP באַניצער גייד.
  •  כל אַדרעס און באַפֿעלן און פֿאַרבונדן פּינס מוזן וווינען אין אַ איין סובבאַנק.
  • אַדרעס און באַפֿעלן און דאַטן פּינס קענען טיילן אַ סאַב-באַנק אונטער די פאלגענדע טנאָים:
    • אַדרעס און באַפֿעלן און דאַטן פּינס קענען נישט טיילן אַן איך / אָ שטעג.
    • בלויז אַן אַניוזד י / אָ שטעג אין די אַדרעס און באַפֿעלן באַנק קענען אַנטהאַלטן דאַטן פּינס.

טיש 4. אַלגעמיינע שטיפט קאַנסטריינץ

סיגנאַל טיפּ קאַנסטריינט
דאַטאַ סטראָבע אַלע סיגנאַלז וואָס געהערן צו אַ DQ גרופּע מוזן וווינען אין דער זעלביקער I/O שטעג.
דאַטאַ פֿאַרבונדענע DQ פּינס מוזן וווינען אין דער זעלביקער I/O שטעג. פֿאַר פּראָטאָקאָלס וואָס שטיצן נישט ביידירעקטיאָנאַל דאַטן שורות, לייענען סיגנאַלז זאָל זיין גרופּט סעפּעראַטלי פֿון שרייַבן סיגנאַלז.
אַדרעס און באַפֿעל אַדרעס און באַפֿעלן פּינס מוזן וווינען אין פּרעדעפינעד לאָוקיישאַנז אין אַן י / אָ סאַב-באַנק.

באַמערקונג: פֿאַר מער דיטיילד שטיפט אינפֿאָרמאַציע, אָפּשיקן צו די Intel Agilex FPGA EMIF IP שפּילקע און ריסאָרס פּלאַנירונג אָפּטיילונג אין די פּראָטאָקאָל-ספּעציפיש קאַפּיטל פֿאַר דיין פונדרויסנדיק זכּרון פּראָטאָקאָל, אין די פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP באַניצער גייד.

  • פאַרזיכערן אַז די פּינס פֿאַר אַ געגעבן פונדרויסנדיק זכּרון צובינד וווינען אין דער זעלביקער י / אָ רודערן.
  • ינטערפייסיז וואָס שפּאַן קייפל באַנקס מוזן טרעפן די פאלגענדע רעקווירעמענץ:
    • די בענק מוזן זיין שכייניש איינער דעם אנדערן. פֿאַר אינפֿאָרמאַציע אויף שכייניש באַנקס, אָפּשיקן צו די EMIF אַרטשיטעקטורע: איך / אָ באַנק טעמע אין די פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP באַניצער גייד.
  • כל אַדרעס און באַפֿעלן און פֿאַרבונדן פּינס מוזן וווינען אין אַ איין סובבאַנק.
  • אַדרעס און באַפֿעלן און דאַטן פּינס קענען טיילן אַ סאַב-באַנק אונטער די פאלגענדע טנאָים:
    • אַדרעס און באַפֿעלן און דאַטן פּינס קענען נישט טיילן אַן איך / אָ שטעג.
    • בלויז אַן אַניוזד י / אָ שטעג אין די אַדרעס און באַפֿעלן באַנק קענען אַנטהאַלטן דאַטן פּינס.

דזשענערייטינג אַ פּלאַן עקסampמיט די TG קאָנפיגוראַטיאָן אָפּציע

די דזשענערייטאַד EMIF פּלאַן עקסampדי כולל אַ פאַרקער גענעראַטאָר בלאָק (טג). דורך פעליקייַט, די פּלאַן עקסample ניצט אַ פּשוט TG בלאָק (altera_tg_avl) וואָס קענען זיין באַשטעטיק בלויז אין סדר צו רילאַונטש אַ שווער-קאָדעד פאַרקער מוסטער. אויב נייטיק, איר קען קלייַבן צו געבן אַ קאָנפיגוראַבלע פאַרקער גענעראַטאָר (TG2) אַנשטאָט. אין די קאָנפיגוראַבלע פאַרקער גענעראַטאָר (TG2) (altera_tg_avl_2), איר קענען קאַנפיגיער די פאַרקער מוסטער אין פאַקטיש צייט דורך קאָנטראָל רעגיסטערס - טייַטש אַז איר טאָן ניט האָבן צו ריקאָמפּילע די פּלאַן צו טוישן אָדער רילאַונטש די פאַרקער מוסטער. דער פאַרקער גענעראַטאָר גיט גוט קאָנטראָל איבער די טיפּ פון פאַרקער וואָס עס סענדז אויף די EMIF קאָנטראָל צובינד. אַדדיטיאָנאַללי, עס גיט סטאַטוס רעדזשיסטערז וואָס אַנטהאַלטן דיטיילד דורכפאַל אינפֿאָרמאַציע.

ענייבאַלינג די פאַרקער גענעראַטאָר אין אַ פּלאַן עקסample

איר קענען געבן די קאָנפיגוראַבלע פאַרקער גענעראַטאָר פֿון די דיאַגנאָסטיקס קוויטל אין די EMIF פּאַראַמעטער רעדאַקטאָר. צו געבן די קאָנפיגוראַבלע פאַרקער גענעראַטאָר, קער אויף ניצן קאָנפיגוראַבלע אַוואַלאָן פאַרקער גענעראַטאָר 2.0 אויף די דיאַגנאָסטיקס קוויטל.

פיגורע 6.UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-16

  • איר קען קלייַבן צו דיסייבאַל די פעליקייַט פאַרקער מוסטער stagאָדער די באַניצער קאָנפיגורעד פאַרקער סtage, אָבער איר מוזן האָבן בייַ מינדסטער איין stagע ענייבאַלד. פֿאַר אינפֿאָרמאַציע אויף די סtagעס, אָפּשיקן צו פעליקייַט פאַרקער מוסטער און באַניצער-קאַנפיגיערד פאַרקער מוסטער אין די פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP באַניצער גייד.
  • די TG2 פּרובירן געדויער פּאַראַמעטער אַפּלייז בלויז צו די פעליקייַט פאַרקער מוסטער. איר קענט קלייַבן אַ פּראָבע געדויער פון קורץ, מיטל אָדער ינפאַנאַט.
  • איר קען קלייַבן איינער פון צוויי וואַלועס פֿאַר די TG2 קאָנפיגוראַטיאָן צובינד מאָדע פּאַראַמעטער:
    • JTAG: אַלאַוז נוצן פון אַ GUI אין די סיסטעם קאַנסאָול. פֿאַר מער אינפֿאָרמאַציע, אָפּשיקן צו פאַרקער גענעראַטאָר קאָנפיגוראַטיאָן צובינד אין די פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP באַניצער גייד.
    • עקספּאָרט: אַלאַוז נוצן פון מנהג RTL לאָגיק צו קאָנטראָלירן די פאַרקער מוסטער.

ניצן די פּלאַן עקסampמיט די EMIF Debug Toolkit

איידער לאָנטשינג די EMIF Debug Toolkit, מאַכן זיכער אַז איר האָט קאַנפיגיערד דיין מיטל מיט אַ פּראָגראַממינג file וואָס האט די EMIF Debug Toolkit ענייבאַלד. צו קאַטער די EMIF Debug Toolkit, נאָכגיין די סטעפּס:

  1. אין די Intel Quartus Prime ווייכווארג, עפֿענען די סיסטעם קאַנסאָול דורך סעלעקטירן מכשירים ➤ סיסטעם דיבאַגינג מכשירים ➤ סיסטעם קאַנסאָול.
  2. [האָפּקען דעם שריט אויב דיין פּרויעקט איז שוין אָפן אין די Intel Quartus Prime ווייכווארג.] אין די סיסטעם קאַנסאָול, לאָדן די SRAM כייפעץ file (.סאָף) מיט וואָס איר פּראָוגראַמד די ברעט (ווי דיסקרייבד אין פּרירעקוואַזאַץ פֿאַר ניצן די EMIF דעבוג טאָאָלקיט, אין די פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP User Guide).
  3. אויסקלייַבן ינסטאַנסיז צו דיבאַג.
  4. סעלעקטירן EMIF קאַליבראַטיאָן דעבוג טאָאָלקיט פֿאַר EMIF קאַלאַבריישאַן דיבאַגינג, ווי דיסקרייבד אין דזשענערייטינג אַ פּלאַן עקס.ampמיט די קאַלאַבריישאַן דעבוג אָפּציע. אַלטערנאַטיוועלי, סעלעקטירן EMIF TG קאָנפיגוראַטיאָן טאָאָלקיט פֿאַר פאַרקער גענעראַטאָר דיבאַגינג, ווי דיסקרייבד אין דזשענערייטינג אַ פּלאַן עקס.ampמיט די TG קאָנפיגוראַטיאָן אָפּציע.
  5. גיט עפֿן טאָאָלקיט צו עפֿענען די הויפּט view פון די EMIF Debug Toolkit.UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-17UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-18
  6. אויב עס זענען קייפל EMIF ינסטאַנסיז אין די פּראָוגראַמד פּלאַן, סעלעקטירן דעם זייַל (דרך צו JTAG בעל) און זכּרון צובינד שייַן פון די EMIF בייַשפּיל פֿאַר וואָס צו אַקטאַווייט די טאָאָלקיט.UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-19
  7. דריקט אַקטאַווייט צובינד צו לאָזן די טאָאָלקיט לייענען די צובינד פּאַראַמעטערס און קאַלאַבריישאַן סטאַטוס.UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-20
  8. איר מוזן דיבאַגינג איין צובינד אין אַ צייַט; דעריבער, צו פאַרבינדן צו אן אנדער צובינד אין די פּלאַן, איר מוזן ערשטער דיאַקטיווייט די קראַנט צובינד.

די פאלגענדע זענען עקסampריפּאָרץ פון די EMIF Calibration Debug Toolkit און די EMIF TG Configuration Toolkit:, ריספּעקטיוולי.UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-22UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-23

באַמערקונג: פֿאַר דעטאַילס וועגן קאַלאַבריישאַן דיבאַגינג, אָפּשיקן צו דיבאַגינג מיט די פונדרויסנדיק זכּרון צובינד דעבוג טאָאָלקיט, אין די פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP באַניצער גייד.

באַמערקונג: פֿאַר דעטאַילס וועגן פאַרקער גענעראַטאָר דיבאַגינג, אָפּשיקן צו פאַרקער גענעראַטאָר קאַנפיגיעריישאַן באַניצער צובינד אין די פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP באַניצער גייד.

פּלאַן עקסampדי באַשרייַבונג פֿאַר פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP

ווען איר פּאַראַמעטעריזירן און דזשענערייט דיין EMIF IP, איר קענען ספּעציפיצירן אַז די סיסטעם שאַפֿן דירעקטעריז פֿאַר סימיאַליישאַן און סינטעז file שטעלט, און דזשענערייט די file שטעלט אויטאָמאַטיש. אויב איר אויסקלייַבן סימיאַליישאַן אָדער סינטעז אונטער עקסampלאַ פּלאַן Fileס אויף די עקסampאויף די דיזיינז קוויטל, די סיסטעם קריייץ אַ גאַנץ סימיאַליישאַן file שטעלן אָדער אַ גאַנץ סינטעז file שטעלן, אין לויט מיט דיין סעלעקציע.

סינטעז פּלאַן עקסample
די סינטעז פּלאַן עקסample כּולל די הויפּט בלאַקס געוויזן אין די פיגור אונטן.

  • א פאַרקער גענעראַטאָר, וואָס איז אַ סינטאַסייזאַבאַל Avalon®-MM עקסampדער דרייווער וואָס ימפּלאַמאַנץ אַ פּסעוודאָ-ראַנדאָם מוסטער פון לייענען און שרייבט צו אַ פּאַראַמעטערייזד נומער פון אַדרעסעס. דער פאַרקער גענעראַטאָר אויך מאָניטאָרס די דאַטן לייענען פון די זיקאָרן צו ענשור אַז עס שוועבעלעך די געשריבן דאַטן און אַסערץ אַ דורכפאַל אַנדערש.
  • אַ בייַשפּיל פון די זכּרון צובינד, וואָס כולל:
    • א זכּרון קאַנטראָולער וואָס מאַדערייץ צווישן די Avalon-MM צובינד און די AFI צובינד.
    • די PHY, וואָס סערוועס ווי אַ צובינד צווישן די זכּרון קאָנטראָללער און פונדרויסנדיק זכּרון דעוויסעס צו דורכפירן לייענען און שרייַבן אַפּעריישאַנז.

פיגורע 7. סינטעז פּלאַן עקסampleUG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-24

באַמערקונג: אויב איינער אָדער מער פּאַראַמעטערס פון די PLL Sharing Mode, DLL Sharing Mode אָדער OCT Sharing Mode פּאַראַמעטערס זענען באַשטימט צו קיין ווערט אנדערע ווי קיין ייַנטיילונג, די סינטעז פּלאַן עקס.ample וועט אַנטהאַלטן צוויי פאַרקער גענעראַטאָר / זיקאָרן צובינד ינסטאַנסיז. די צוויי פאַרקער גענעראַטאָר / זיקאָרן צובינד ינסטאַנסיז זענען שייך בלויז דורך שערד פּלל / דלל / אָקט קאַנעקשאַנז ווי דיפיינד דורך די פּאַראַמעטער סעטטינגס. די פאַרקער גענעראַטאָר / זיקאָרן צובינד ינסטאַנסיז באַווייַזן ווי איר קענען מאַכן אַזאַ קאַנעקשאַנז אין דיין אייגענע דיזיינז.

סימיאַליישאַן פּלאַן עקסample
די סימיאַליישאַן פּלאַן עקסample כּולל די הויפּט בלאַקס געוויזן אין די פאלגענדע פיגור.

  • א בייַשפּיל פון די סינטעז פּלאַן עקסample. ווי דיסקרייבד אין די פריערדיקע אָפּטיילונג, די סינטעז פּלאַן עקסample כּולל אַ פאַרקער גענעראַטאָר, קאַלאַבריישאַן קאָמפּאָנענט און אַ בייַשפּיל פון די זכּרון צובינד. די בלאַקס פעליקייַט צו אַבסטראַקט סימיאַליישאַן מאָדעלס ווען צונעמען פֿאַר גיך סימיאַליישאַן.
  • א זכּרון מאָדעל, וואָס אַקערז ווי אַ דזשאַנעריק מאָדעל וואָס אַדכירז צו די זכּרון פּראָטאָקאָל ספּעסאַפאַקיישאַנז. אָפט, זכּרון ווענדאָרס צושטעלן סימיאַליישאַן מאָדעלס פֿאַר זייער ספּעציפיש זכּרון קאַמפּאָונאַנץ אַז איר קענען אראפקאפיע פֿון זייער webזייטלעך.
  • א סטאַטוס טשעקער, וואָס מאָניטאָרס די סטאַטוס סיגנאַלז פון די פונדרויסנדיק זכּרון צובינד IP און די פאַרקער גענעראַטאָר, צו סיגנאַל אַ קוילעלדיק פאָרן אָדער דורכפאַל צושטאַנד.

פיגורע 10. סימיאַליישאַן פּלאַן עקסampleUG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-25

Exampדי דיזיינז צובינד טאַב
דער פּאַראַמעטער רעדאַקטאָר כולל אַן עקסample Designs קוויטל וואָס אַלאַוז איר צו פּאַראַמעטעריז און דזשענערייט דיין פּלאַן עקסamples.

פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Example User Guide Archives

IP ווערסיעס זענען די זעלבע ווי די Intel Quartus Prime Design Suite ווייכווארג ווערסיעס אַרויף צו וו19.1. פֿון Intel Quartus Prime Design Suite ווייכווארג ווערסיע 19.2 אָדער שפּעטער, IPs האָבן אַ נייַע IP ווערסיע סכעמע. אויב אַן IP האַרץ ווערסיע איז נישט ליסטעד, דער באַניצער פירער פֿאַר די פריערדיקע IP האַרץ ווערסיע אַפּלייז.

IP קאָר ווערסיע באַניצער גייד
2.4.0 פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0 פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0 פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Example User Guide Archives
2.1.0 פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Example User Guide Archives
19.3 פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Example User Guide Archives

דאָקומענט רעוויזיע געשיכטע פֿאַר פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Exampדער באַניצער גייד

דאָקומענט ווערסיע Intel Quartus Prime ווערסיע IP ווערסיע ענדערונגען
2021.06.21 21.2 2.4.2 אין די פּלאַן עקסampדי שנעל אָנהייב קאַפּיטל:

• צוגעגעבן אַ טאָן צו די קאַמפּיילינג און פּראָגראַממינג די Intel Agilex EMIF Design Example טעמע.

• מאַדאַפייד דעם טיטל פון די דזשענערייטינג אַ פּלאַן עקסampמיט די קאַלאַבריישאַן דעבוג אָפּציע טעמע.

• צוגעגעבן די דזשענערייטינג אַ פּלאַן עקסampמיט די TG קאָנפיגוראַטיאָן אָפּציע און ענייבאַלינג די פאַרקער גענעראַטאָר אין אַ פּלאַן עקסample טעמעס.

• מאָדיפיצירט סטעפּס 2, 3 און 4, דערהייַנטיקט עטלעכע פיגיערז, און צוגעגעבן אַ באַמערקונג, אין די ניצן די פּלאַן עקסampמיט די EMIF Debug Toolkit טעמע.
2021.03.29 21.1 2.4.0 אין די פּלאַן עקסampדי שנעל אָנהייב קאַפּיטל:

• צוגעגעבן אַ טאָן צו די דזשענערייטינג די סינטאַסייזאַבאַל EMIF פּלאַן עקסample און דזשענערייטינג די EMIF דיזיין עקסampפֿאַר סימיאַליישאַן טעמעס.

• דערהייַנטיקט די File סטרוקטור דיאַגראַמע אין די יו דזשענערייטינג די EMIF דיזיין עקסampפֿאַר סימיאַליישאַן טעמע.
2020.12.14 20.4 2.3.0 אין די פּלאַן עקסampדי שנעל אָנהייב קאַפּיטל, געמאכט די פאלגענדע ענדערונגען:

• דערהייַנטיקט די דזשענערייטינג די סינטאַסייזאַבאַל EMIF פּלאַן עקסample טעמע צו אַרייַננעמען מולטי-EMIF דיזיינז.

• דערהייַנטיקט די פיגור פֿאַר שריט 3, אין די דזשענערייטינג די EMIF דיזיין עקסampפֿאַר סימיאַליישאַן טעמע.
2020.10.05 20.3 2.3.0 אין די פּלאַן עקסampדי שנעל אָנהייב גייד קאַפּיטל, געמאכט די פאלגענדע ענדערונגען:

• אין שאַפֿן אַן EMIF פּראָיעקט, דערהייַנטיקט די בילד אין שריט 6.

• אין דזשענערייטינג די סינטאַסייזאַבאַל EMIF פּלאַן עקסample, דערהייַנטיקט די פיגור אין שריט 3.

• אין דזשענערייטינג די EMIF דיזיין עקסampפֿאַר סימיאַליישאַן, דערהייַנטיקט די פיגור אין שריט 3.

• אין סימיאַליישאַן קעגן ייַזנוואַרג ימפּלעמענטאַטיאָן, פארריכט א קלײנע ר טעות־מאכ ט אי ן צװײט ן טיש .

• אין ניצן די פּלאַן עקסampמיט די EMIF Debug Toolkit, מאַדאַפייד שריט 6, צוגעגעבן סטעפּס 7 און 8.
פארבליבן...
דאָקומענט ווערסיע Intel Quartus Prime ווערסיע IP ווערסיע ענדערונגען
2020.04.13 20.1 2.1.0 • אין די וועגן קאַפּיטל, מאַדאַפייד די טיש אין די

מעלדונג אינפֿאָרמאַציע טעמע.

• אין די פּלאַן עקסampדי שנעל אָנהייב גייד

קאַפּיטל:

— מאָדיפיצירט שריט 7 און די פֿאַרבונדן בילד, אין די דזשענערייטינג די סינטאַסייזאַבאַל EMIF פּלאַן עקסample טעמע.

— פארענדערט די דזשענערייטינג די פּלאַן עקסampמיט די דעבוג אָפּציע טעמע.

— פארענדערט די ניצן די פּלאַן עקסampמיט די EMIF Debug Toolkit טעמע.
2019.12.16 19.4 2.0.0 • אין די פּלאַן עקסampדי שנעל אָנהייב קאַפּיטל:

- דערהייַנטיקט די אילוסטראציע אין שריט 6 פון די

שאַפֿן אַן EMIF פּראָיעקט טעמע.

- דערהייַנטיקט די אילוסטראציע אין שריט 4 פון די דזשענערייטינג די סינטאַסייזאַבאַל EMIF פּלאַן עקסample טעמע.

- דערהייַנטיקט די אילוסטראציע אין שריט 4 פון די דזשענערייטינג די EMIF דיזיין עקסampפֿאַר סימיאַליישאַן טעמע.

— מאָדיפיצירט שריט 5 אין די דזשענערייטינג די EMIF דיזיין עקסampפֿאַר סימיאַליישאַן טעמע.

— פארענדערט די אַלגעמיינע שטיפט גיידליינז און שכייניש באַנקס סעקשאַנז פון די שפּילקע פּלייסמאַנט פֿאַר Intel Agilex EMIF IP טעמע.
2019.10.18 19.3   • אין די שאַפֿן אַן EMIF פּראָיעקט טעמע, דערהייַנטיקט די בילד מיט פונט 6.

• אין די דזשענערייטינג און קאַנפיגיער די EMIF IP

טעמע, דערהייַנטיקט די פיגור מיט שריט 1.

• אין די טיש אין די ינטעל אַגילעקס EMIF פּאַראַמעטער עדיטאָר גיידליינז טעמע, טשיינדזשד די באַשרייַבונג פֿאַר די ברעט tab.

• אין די דזשענערייטינג די סינטאַסייזאַבאַל EMIF פּלאַן עקסample און דזשענערייטינג די EMIF דיזיין עקסampפֿאַר סימיאַליישאַן טעמעס, דערהייַנטיקט די בילד אין שריט 3 פון יעדער טעמע.

• אין די דזשענערייטינג די EMIF דיזיין עקסampפֿאַר סימיאַליישאַן טעמע, דערהייַנטיקט די דזשענערייטאַד סימיאַליישאַן פּלאַן עקסample File סטרוקטור פיגור און מאַדאַפייד די טאָן נאָך די פיגור.

• אין די דזשענערייטינג די סינטאַסייזאַבאַל EMIF פּלאַן עקסample טעמע, צוגעגעבן אַ שריט און אַ פיגור פֿאַר קייפל ינטערפייסיז.
2019.07.31 19.2 1.2.0 • צוגעגעבן וועגן די פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP קאַפּיטל און מעלדונג אינפֿאָרמאַציע.

• דערהייַנטיקט דאַטעס און ווערסיע נומערן.

• מיינער ענכאַנסמאַנט צו די סינטעז פּלאַן עקסample פיגור אין די סינטעז פּלאַן עקסample טעמע.
2019.04.02 19.1   • ערשט מעלדונג.

דאָקומענט רעוויזיע געשיכטע פֿאַר פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Exampדער באַניצער גייד

דאָקומענטן / רעסאָורסעס

ינטעל UG-20219 פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Example [pdfבאַניצער גייד
UG-20219 פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Example, UG-20219, פונדרויסנדיק זכּרון ינטערפייסיז Intel Agilex FPGA IP Design Example, ינטערפייסיז Intel Agilex FPGA IP Design Exampצו, Agilex FPGA IP Design Example

רעפערענצן

Related Posts

לאָזן אַ באַמערקונג

דיין בליצפּאָסט אַדרעס וועט נישט זיין ארויס. פארלאנגט פעלדער זענען אנגעצייכנט *