UG-20219 外部存储器接口 Intel Agilex FPGA IP 设计实例ample
关于外部存储器接口英特尔® Agilex™ FPGA IP
发布信息
IP 版本与最高 v19.1 的英特尔® Quartus® Prime 设计套件软件版本相同。 从 Intel Quartus Prime Design Suite 软件版本 19.2 或更高版本开始，IP 核具有新的 IP 版本控制方案。 IP 版本控制方案 (XYZ) 编号从一个软件版本更改为另一个软件版本。 一个变化：
- X 表示 IP 的重大修订。 如果更新 Intel Quartus Prime 软件，则必须重新生成 IP。
- Y 表示 IP 包含新功能。 重新生成您的 IP 以包含这些新功能。
- Z 表示 IP 包含较小的更改。 重新生成您的 IP 以包含这些更改。
物品 描述 IP版本 2.4.2 英特尔 Quartus Prime 21.2 发布日期 2021.06.21
设计防爆ample 外部存储器接口快速入门指南 Intel Agilex™ FPGA IP
自动化设计前amp文件流可用于 Intel Agilex™ 外部存储器接口。 生成前ampEx 上的 le Designs 按钮ample Designs 选项卡允许您指定和生成综合和仿真设计前ample file 设置可用于验证您的 EMIF IP。 您可以生成设计前amp匹配英特尔 FPGA 开发套件或您生成的任何 EMIF IP 的文件。 您可以使用设计前ample 来帮助您进行评估，或作为您自己系统的起点。
通用设计实例amp工作流程
创建 EMIF 项目
对于 Intel Quartus Prime 软件版本 17.1 及更高版本，您必须在生成 EMIF IP 和设计前创建一个 Intel Quartus Prime 工程amp勒。
- 启动 Intel Quartus Prime 软件并选择 File ➤ 新建项目向导。 点击下一步。 设计实例ample 外部存储器接口快速入门指南 Intel Agilex™ FPGA IP
- 指定一个目录（ ), Intel Quartus Prime 项目的名称 ( ), 和顶层设计实体名称 ( ) 您要创建的。 点击下一步。
- 验证是否选择了空项目。 单击下一步两次。
- 在系列下，选择 Intel Agilex。
- 在名称过滤器下，键入设备部件号。
- 在可用设备下，选择适当的设备。
- 单击“完成”。
生成和配置 EMIF IP
以下步骤说明了如何生成和配置 EMIF IP。 本演练创建一个 DDR4 接口，但其他协议的步骤类似。 （这些步骤遵循 IP 目录（独立）流程；如果您选择使用 Platform Designer（系统）流程，则步骤类似。）
- 在 IP Catalog 窗口中，选择 External Memory Interfaces Intel Agilex FPGA IP。 （如果 IP 目录窗口不可见，请选择 View ➤ IP 目录。）
- 在 IP Parameter Editor 中，为 EMIF IP 提供实体名称（您在此处提供的名称将成为 file IP 的名称）并指定一个目录。 单击创建。
- 参数编辑器有多个选项卡，您必须在其中配置参数以反映您的 EMIF 实现。
英特尔 Agilex EMIF 参数编辑器指南
本主题提供了对 Intel Agilex EMIF IP 参数编辑器中的选项卡进行参数化的高级指导。
表 1. EMIF 参数编辑器指南
| 参数编辑器选项卡 | 指南 |
| 一般的 | 确保正确输入以下参数：
• 设备的速度等级。 • 内存时钟频率。 • PLL 参考时钟频率。 |
| 记忆 | • 请参阅您的存储设备的数据表以输入参数 记忆 选项卡。
• 您还应该为 ALERT# 引脚输入一个特定位置。 （仅适用于 DDR4 内存协议。） |
| 内存输入输出 | • 对于初始项目调查，您可以使用默认设置
内存输入输出 选项卡。 • 对于高级设计验证，您应该执行电路板仿真以获得最佳端接设置。 |
| FPGA 输入/输出 | • 对于初始项目调查，您可以使用默认设置
FPGA 输入/输出 选项卡。 • 对于高级设计验证，您应该使用相关的 IBIS 模型执行电路板仿真以选择适当的 I/O 标准。 |
| 内存时序 | • 对于初始项目调查，您可以使用默认设置
内存时序 选项卡。 • 对于高级设计验证，您应该根据存储设备的数据表输入参数。 |
| 控制器 | 根据内存控制器所需的配置和行为设置控制器参数。 |
| 诊断 | 您可以使用上的参数 诊断 选项卡以协助测试和调试您的内存接口。 |
| Examp乐设计 | 这 Examp乐设计 选项卡可让您生成设计前amp用于综合和模拟的文件。 生成的设计前ample 是一个完整的 EMIF 系统，由 EMIF IP 和生成随机流量以验证内存接口的驱动程序组成。 |
有关各个参数的详细信息，请参阅外部存储器接口 Intel Agilex FPGA IP 用户指南中适用于您的存储器协议的章节。
生成可综合 EMIF 设计示例ample
对于 Intel Agilex 开发套件，将大部分 Intel Agilex EMIF IP 设置保留为默认值就足够了。 生成可综合设计前amp乐，请按照下列步骤操作：
- 在前ample Designs 选项卡，确保选中 Synthesis 框。
- 如果你正在实现单一接口 examp文件设计，配置 EMIF IP 并单击 File➤ 保存将当前设置保存到用户 IP 变体中 file ( .ip）。
- 如果你正在执行一个 examp具有多个接口的文件设计，将 IP 数指定为所需的接口数。 您可以看到与所选 IP 数量相同的 EMIF ID 总数。 按照以下步骤配置每个接口：
- 选择 Cal-IP 以指定接口与校准 IP 的连接。
- 在所有参数编辑器选项卡中相应地配置 EMIF IP。
- 返回前ample Design 选项卡，然后单击所需 EMIF ID 上的 Capture。
- 对所有 EMIF ID 重复步骤 a 到 c。
- 您可以单击清除按钮以删除捕获的参数并重复步骤 a 到 c 以更改 EMIF IP。
- 点击 File➤ 保存将当前设置保存到用户 IP 变体中 file ( .ip）。
- 如果你正在实现单一接口 examp文件设计，配置 EMIF IP 并单击 File➤ 保存将当前设置保存到用户 IP 变体中 file ( .ip）。
- 单击生成示例ample 设计在窗口的右上角。
- 为 EMIF design ex 指定一个目录amp文件，然后单击“确定”。 成功生成 EMIF design example 创建以下内容 file设置在一个qii目录下。
- 点击 File ➤ Exit 退出 IP Parameter Editor Pro 窗口。 系统提示，未生成最近的更改。 现在生成？ 单击否继续下一个流程。
- 打开前amp乐设计，点击 File ➤ 打开项目，然后导航到/ample_name>/qii/ed_synth.qpf 并单击打开。
笔记： 有关编译和编程 design ex 的信息amp乐，参考
编译和编程英特尔 Agilex EMIF 设计示例amp勒。
图 4. 生成的可综合设计实例ample File 结构
有关构建具有两个或更多外部存储器接口的系统的信息，请参阅创建设计实例amp具有多个 EMIF 接口的文件，在外部存储器接口 Intel Agilex FPGA IP 用户指南中。 有关调试多个接口的信息，请参阅外部存储器接口 Intel Agilex FPGA IP 用户指南中的在现有设计中启用 EMIF 工具包。
笔记： 如果您不选择 Simulation 或 Synthesis 复选框，则目标目录仅包含 Platform Designer 设计 files，它们不能由 Intel Quartus Prime 软件直接编译，但您可以 view 或在 Platform Designer 中编辑。 在这种情况下，您可以运行以下命令来生成综合和仿真 file 套。
- 要创建可编译工程，您必须在目标目录中运行 quartus_sh -t make_qii_design.tcl 脚本。
- 要创建仿真项目，您必须在目标目录中运行 quartus_sh -t make_sim_design.tcl 脚本。
笔记： 如果你已经生成了一个设计前ample，然后在参数编辑器中对其进行更改，您必须重新生成 design examp请查看您的更改已实施。 新生成的设计example 不会覆盖现有的设计 example files.
生成 EMIF 设计示例amp模拟文件
对于 Intel Agilex 开发套件，将大部分 Intel Agilex EMIF IP 设置保留为默认值就足够了。 生成设计前ample 进行模拟，请按照下列步骤操作：
- 在前amp在 Designs 选项卡中，确保选中 Simulation 框。 还要选择所需的仿真 HDL 格式，Verilog 或 VHDL。
- 配置 EMIF IP 并单击 File ➤ 保存将当前设置保存到用户 IP 变体中 file ( .ip）。
- 单击生成示例ample 设计在窗口的右上角。
- 为 EMIF design ex 指定一个目录amp文件，然后单击“确定”。 成功生成 EMIF design example 创建多个 file 在 sim/ed_sim 目录下为各种支持的模拟器设置。
- 点击 File ➤ Exit 退出 IP Parameter Editor Pro 窗口。 系统提示，未生成最近的更改。 现在生成？ 单击否继续下一个流程。
生成的仿真设计实例ample File 结构
笔记： External Memory Interfaces Intel Agilex FPGA IP 目前仅支持 VCS、ModelSim/QuestaSim 和 Xcelium 模拟器。 计划在未来的版本中提供额外的模拟器支持。
笔记： 如果您不选择 Simulation 或 Synthesis 复选框，则目标目录仅包含 Platform Designer 设计 files，它们不能由 Intel Quartus Prime 软件直接编译，但您可以 view 或在 Platform Designer 中编辑。 在这种情况下，您可以运行以下命令来生成综合和仿真 file 套。
- 要创建可编译工程，您必须在目标目录中运行 quartus_sh -t make_qii_design.tcl 脚本。
- 要创建仿真项目，您必须在目标目录中运行 quartus_sh -t make_sim_design.tcl 脚本。
笔记： 如果你已经生成了一个设计前ample，然后在参数编辑器中对其进行更改，您必须重新生成 design examp请查看您的更改已实施。 新生成的设计example 不会覆盖现有的设计 example files.
仿真与硬件实现
对于外部存储器接口仿真，您可以在 IP 生成期间在 Diagnostics 选项卡上选择跳过校准或完全校准。
EMIF 仿真模型
此表比较了跳过校准和完整校准模型的特性。
表 2. EMIF 仿真模型：跳过校准与完全校准
| 跳过校准 | 全面校准 |
| 以用户逻辑为重点的系统级仿真。 | 以校准为重点的内存接口仿真。 |
| 未捕获校准细节。 | 捕获所有 stages 校准。 |
| 具有存储和检索数据的能力。 | 包括调平、每比特去偏移等。 |
| 代表准确的效率。 | |
| 不考虑电路板偏斜。 | |
RTL 仿真与硬件实现
此表突出显示了 EMIF 仿真和硬件实现之间的主要区别。
表 3. EMIF RTL 仿真与硬件实现
| RTL 仿真 | 硬件实现 |
| Nios® 初始化和校准代码并行执行。 | Nios 初始化和校准代码顺序执行。 |
| 接口在仿真中同时断言 cal_done 信号。 | Fitter 操作确定校准顺序，并且接口不会同时断言 cal_done。 |
您应该根据设计应用程序的流量模式运行 RTL 仿真。 请注意，RTL 仿真不会对 PCB 走线延迟建模，这可能会导致 RTL 仿真和硬件实现之间的延迟差异。
使用 ModelSim 仿真外部存储器接口 IP
此过程显示如何模拟 EMIF 设计前amp勒。
- 启动 Mentor Graphics* ModelSim 软件并选择 File ➤ 更改目录。 导航到生成的设计示例中的 sim/ed_sim/mentor 目录amp文件夹。
- 确认成绩单窗口显示在屏幕底部。 如果 Transcript 窗口不可见，请单击 View ➤ 成绩单。
- 在 Transcript 窗口中，运行 source msim_setup.tcl。
- source msim_setup.tcl 完成运行后，在 Transcript 窗口中运行 ld_debug。
- ld_debug 完成运行后，验证是否显示了“对象”窗口。 如果对象窗口不可见，请通过单击显示它 View ➤ 对象。
- 在“对象”窗口中，通过右键单击并选择“添加波形”来选择要模拟的信号。
- 选择完用于仿真的信号后，在 Transcript 窗口中执行 run -all。 模拟运行直到完成。
- 如果模拟不可见，请单击 View ➤ 波浪。
Intel Agilex EMIF IP 的引脚布局
本主题提供引脚放置指南。
超过view
英特尔 Agilex FPGA 具有以下结构：
- 每个设备最多包含 8 个 I/O bank。
- 每个 I/O bank 包含 2 个子 I/O bank。
- 每个子 I/O 组包含 4 个通道。
- 每个通道包含 12 个通用 I/O (GPIO) 引脚。
一般引脚指南
以下是一般引脚指南。
笔记： 有关更详细的管脚信息，请参阅外部存储器接口 Intel Agilex FPGA IP 用户指南中外部存储器协议的协议特定章节中的 Intel Agilex FPGA EMIF IP 管脚和资源规划部分。
- 确保给定外部存储器接口的引脚位于同一 I/O 行中。
- 跨多个银行的接口必须满足以下要求：
- 银行必须彼此相邻。 有关相邻 bank 的信息，请参阅 External Memory Interfaces Intel Agilex FPGA IP User Guide 中的 EMIF Architecture：I/O Bank 主题。
- 所有地址和命令以及关联的引脚必须位于单个子组中。
- 在以下条件下，地址和命令和数据引脚可以共享一个子组：
- 地址、命令和数据引脚不能共享 I/O 通道。
- 只有地址和命令库中未使用的 I/O 通道可以包含数据管脚。
表 4. 一般引脚约束
| 信号类型 | 约束 |
| 数据选通 | 属于一个 DQ 组的所有信号必须位于同一 I/O 通道中。 |
| 数据 | 相关的 DQ 管脚必须位于相同的 I/O 通道中。 对于不支持双向数据线的协议，读取信号应与写入信号分开分组。 |
| 地址和命令 | 地址和命令管脚必须位于 I/O 子组内的预定义位置。 |
笔记： 有关更详细的管脚信息，请参阅外部存储器接口 Intel Agilex FPGA IP 用户指南中外部存储器协议的协议特定章节中的 Intel Agilex FPGA EMIF IP 管脚和资源规划部分。
- 确保给定外部存储器接口的引脚位于同一 I/O 行中。
- 跨多个银行的接口必须满足以下要求：
- 银行必须彼此相邻。 有关相邻 bank 的信息，请参阅 External Memory Interfaces Intel Agilex FPGA IP User Guide 中的 EMIF Architecture：I/O Bank 主题。
- 所有地址和命令以及关联的引脚必须位于单个子组中。
- 在以下条件下，地址和命令和数据引脚可以共享一个子组：
- 地址、命令和数据引脚不能共享 I/O 通道。
- 只有地址和命令库中未使用的 I/O 通道可以包含数据管脚。
生成设计示例amp带有 TG 配置选项的文件
生成的 EMIF 设计示例amp文件包含一个流量生成器块 (TG)。 默认情况下，设计前ample 使用一个简单的 TG 块 (altera_tg_avl)，它只能被重置以重新启动硬编码的流量模式。 如有必要，您可以选择启用可配置的流量生成器 (TG2)。 在可配置流量生成器 (TG2) (altera_tg_avl_2) 中，您可以通过控制寄存器实时配置流量模式——这意味着您无需重新编译设计来更改或重新启动流量模式。 此流量生成器可对其在 EMIF 控制接口上发送的流量类型进行精细控制。 此外，它还提供包含详细故障信息的状态寄存器。
在 Design Ex 中启用流量生成器ample
您可以从 EMIF 参数编辑器的诊断选项卡启用可配置的流量生成器。 要启用可配置流量生成器，请打开 Diagnostics 选项卡上的 Use configurable Avalon traffic generator 2.0。
图 6.
- 您可以选择禁用默认流量模式tage 或用户配置的流量 stage，但你必须至少有一个 stage 启用。 有关这些信息tages，参考External Memory Interfaces Intel Agilex FPGA IP User Guide中的Default Traffic Pattern和User-configured Traffic Pattern。
- TG2 测试持续时间参数仅适用于默认流量模式。 您可以选择短、中或无限的测试持续时间。
- 您可以为 TG2 配置接口模式参数选择两个值之一：
- JTAG: 允许在系统控制台中使用 GUI。 如需了解更多信息，请参阅外部存储器接口 Intel Agilex FPGA IP 用户指南中的流量生成器配置接口。
- 出口： 允许使用自定义 RTL 逻辑来控制流量模式。
使用设计实例amp带有 EMIF 调试工具包的文件
在启动 EMIF 调试工具包之前，请确保您已使用编程配置您的设备 file 启用了 EMIF 调试工具包。 要启动 EMIF 调试工具包，请执行以下步骤：
- 在 Intel Quartus Prime 软件中，通过选择 Tools > System Debugging Tools > System Console 打开系统控制台。
- [如果您的项目已在 Intel Quartus Prime 软件中打开，请跳过此步骤。] 在系统控制台中，加载 SRAM 对象 file (.sof)，您使用它对电路板进行编程（如外部存储器接口 Intel Agilex FPGA IP 用户指南中使用 EMIF 调试工具包的先决条件中所述）。
- 选择要调试的实例。
- 选择 EMIF Calibration Debug Toolkit 进行 EMIF 校准调试，如 Generating a Design Ex 中所述amp文件与校准调试选项。 或者，选择 EMIF TG 配置工具包进行流量生成器调试，如生成设计实例中所述amp文件与 TG 配置选项。
- 点击Open Toolkit打开主 view EMIF 调试工具包。
- 如果编程设计中有多个 EMIF 实例，请选择列（J 的路径TAG master) 和要为其激活工具包的 EMIF 实例的内存接口 ID。
- 单击“激活接口”以允许工具包读取接口参数和校准状态。
- 您必须一次调试一个接口； 因此，要连接到设计中的另一个接口，您必须首先停用当前接口。
以下是ampEMIF 校准调试工具包和 EMIF TG 配置工具包的报告文件：分别。
笔记： 有关校准调试的详细信息，请参阅外部存储器接口 Intel Agilex FPGA IP 用户指南中的使用外部存储器接口调试工具包进行调试。
笔记： 有关流量生成器调试的详细信息，请参阅外部存储器接口 Intel Agilex FPGA IP 用户指南中的流量生成器配置用户界面。
设计防爆amp外部存储器接口说明 Intel Agilex FPGA IP
当您参数化并生成您的 EMIF IP 时，您可以指定系统为仿真和综合创建目录 file 集，并生成 file 自动设置。 如果在 Ex 下选择 Simulation 或 Synthesisamp设计 File在 Ex 上ample 设计选项卡，系统创建一个完整的模拟 file 集合或完整的综合 file 设置，根据您的选择。
综合设计实例ample
综合设计前amp文件包含下图所示的主要块。
- 流量生成器，它是可合成的 Avalon®-MM examp实现伪随机模式读取和写入参数化地址的驱动程序。 流量生成器还监视从内存中读取的数据，以确保它与写入的数据匹配，否则断言失败。
- 内存接口实例，包括：
- 在 Avalon-MM 接口和 AFI 接口之间调节的内存控制器。
- PHY，作为内存控制器和外部内存设备之间的接口，执行读写操作。
图 7. 综合设计实例ample
笔记： 如果 PLL Sharing Mode、DLL Sharing Mode 或 OCT Sharing Mode 参数中的一个或多个设置为 No Sharing 以外的任何值，综合设计 examp文件将包含两个流量生成器/内存接口实例。 两个流量生成器/内存接口实例仅通过参数设置定义的共享 PLL/DLL/OCT 连接相关。 流量生成器/内存接口实例演示了如何在您自己的设计中建立此类连接。
仿真设计实例ample
仿真设计前amp文件包含下图所示的主要块。
- 综合设计实例amp乐。 如前一节所述，综合设计前amp文件包含流量生成器、校准组件和内存接口实例。 这些块默认为适合快速仿真的抽象仿真模型。
- 内存模型，充当遵循内存协议规范的通用模型。 通常，内存供应商会为其特定内存组件提供仿真模型，您可以从他们的网站下载这些模型 web網站。
- 状态检查器，用于监控来自外部存储器接口 IP 和流量生成器的状态信号，以指示总体通过或失败情况。
图 10. 仿真设计实例ample
Example 设计界面选项卡
参数编辑器包括一个 Example 设计选项卡，它允许您参数化和生成您的设计前amp莱斯。
外部存储器接口 Intel Agilex FPGA IP 设计示例amp用户指南档案
IP 版本与最高 v19.1 的英特尔 Quartus Prime 设计套件软件版本相同。 从 Intel Quartus Prime Design Suite 软件版本 19.2 或更高版本开始，IP 具有新的 IP 版本控制方案。 如果未列出 IP 核版本，则适用先前 IP 核版本的用户指南。
外部存储器接口的文档修订历史 Intel Agilex FPGA IP Design Examp用户指南
| 文档版本 | 英特尔 Quartus Prime 版本 | IP版本 | 更改 |
| 2021.06.21 | 21.2 | 2.4.2 | 在 设计防爆amp快速入门 章：
• 添加注释到 编译和编程英特尔 Agilex EMIF 设计示例ample 话题。 • 修改了标题 生成设计示例amp带有校准调试选项的文件 话题。 • 添加了 生成设计示例amp带有 TG 配置选项的文件 和 在 Design Ex 中启用流量生成器ample 主题。 • 修改了步骤 2、3 和 4，更新了几个图，并添加了注释，在 使用设计实例amp带有 EMIF 调试工具包的文件 话题。 |
| 2021.03.29 | 21.1 | 2.4.0 | 在 设计防爆amp快速入门 章：
• 添加注释到 生成可综合 EMIF 设计示例ample 和 生成 EMIF 设计示例amp模拟文件 主题。 • 更新了 File 中的结构图 生成 EMIF 设计示例amp模拟文件 话题。 |
| 2020.12.14 | 20.4 | 2.3.0 | 在 设计防爆amp快速入门 章节，做了如下改动：
• 更新了 生成可综合 EMIF 设计示例ample 主题包括多 EMIF 设计。 • 更新了步骤 3 的图，在 生成 EMIF 设计示例amp模拟文件 话题。 |
| 2020.10.05 | 20.3 | 2.3.0 | 在 设计防爆amp快速入门指南 章节，做了如下改动：
• 在 创建 EMIF 项目, 在步骤 6 中更新了图像。 • 在 生成可综合 EMIF 设计示例ample, 更新了步骤 3 中的图形。 • 在 生成 EMIF 设计示例amp模拟文件, 更新了步骤 3 中的图形。 • 在 仿真与硬件实现, 更正了第二个表中的一个小错字。 • 在 使用设计实例amp带有 EMIF 调试工具包的文件, 修改了第 6 步，增加了第 7 步和第 8 步。 |
| 持续… | |||
| 文档版本 | 英特尔 Quartus Prime 版本 | IP版本 | 更改 |
| 2020.04.13 | 20.1 | 2.1.0 | • 在里面 关于 章，修改了表格中的
发布信息 话题。 • 在里面 设计防爆amp快速入门指南 章： — 修改了步骤 7 和相关图像，在 生成可综合 EMIF 设计示例ample 话题。 — 修改了 生成设计实例amp带调试选项的文件 话题。 — 修改了 使用设计实例amp带有 EMIF 调试工具包的文件 话题。 |
| 2019.12.16 | 19.4 | 2.0.0 | • 在里面 设计防爆amp快速入门 章：
— 更新了第 6 步中的插图 创建 EMIF 项目 话题。 — 更新了第 4 步中的插图 生成可综合 EMIF 设计示例ample 话题。 — 更新了第 4 步中的插图 生成 EMIF 设计示例amp模拟文件 话题。 — 修改了步骤 5 生成 EMIF 设计示例amp模拟文件 话题。 — 修改了 一般引脚指南 和 相邻银行 的部分 Intel Agilex EMIF IP 的引脚布局 话题。 |
| 2019.10.18 | 19.3 | • 在里面 创建 EMIF 项目 主题，用第 6 点更新了图像。
• 在里面 生成和配置 EMIF IP 主题，用步骤 1 更新了图。 • 在表中 英特尔 Agilex EMIF 参数编辑器指南 主题，更改了对 木板 选项卡。 • 在里面 生成可综合 EMIF 设计示例ample 和 生成 EMIF 设计示例amp模拟文件 主题，更新每个主题的第 3 步中的图像。 • 在里面 生成 EMIF 设计示例amp模拟文件 主题，更新了 生成的仿真设计实例ample File 结构 图并修改了图后的注释。 • 在里面 生成可综合 EMIF 设计示例ample topic，为多个接口添加了一个步骤和一个图。 |
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| 2019.07.31 | 19.2 | 1.2.0 | • 添加 关于外部存储器接口 Intel Agilex FPGA IP 章和发布信息。
• 更新日期和版本号。 • 对 综合设计实例ample 图中 综合设计实例ample 话题。 |
| 2019.04.02 | 19.1 | • 初始发行。 |
外部存储器接口的文档修订历史 Intel Agilex FPGA IP Design Examp用户指南
文件/资源
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英特尔 UG-20219 外部存储器接口英特尔 Agilex FPGA IP 设计示例ample [pdf] 用户指南 UG-20219 外部存储器接口 Intel Agilex FPGA IP 设计实例ample, UG-20219, 外部存储器接口英特尔 Agilex FPGA IP 设计示例ample，Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP 设计实例ample |
