UG-20219 ממשקי זיכרון חיצוניים Intel Agilex FPGA IP Design Example

אודות ממשקי הזיכרון החיצוניים Intel® Agilexâ„¢ FPGA IP

מידע על שחרור

גרסאות IP זהות לגרסאות תוכנת Intel® Quartus® Prime Design Suite עד v19.1. מגרסה 19.2 ואילך של תוכנת Intel Quartus Prime Design Suite, לליבות ה-IP יש ערכת גירסאות IP חדשה. מספר ערכת גרסאות ה-IP (XYZ) משתנה מגרסת תוכנה אחת לאחרת. שינוי ב:

• X מציין עדכון גדול של ה-IP. אם אתה מעדכן את תוכנת Intel Quartus Prime שלך, עליך ליצור מחדש את ה-IP.
• Y מציין שה-IP כולל תכונות חדשות. צור מחדש את ה-IP שלך כדי לכלול את התכונות החדשות הללו.
• Z מציין שה-IP כולל שינויים קלים. צור מחדש את ה-IP שלך כדי לכלול את השינויים האלה.
  

  פָּרִיט	תֵאוּר
  גרסת IP	2.4.2
  Intel Quartus Prime	21.2
  תאריך יציאה	2021.06.21

עיצוב דוגמהampמדריך התחלה מהירה לממשקי זיכרון חיצוניים Intel Agilex™ FPGA IP

עיצוב אוטומטי למשלample flow זמין עבור ממשקי זיכרון חיצוניים של Intel Agilex™. ה-Generate Exampלחצן le Designs ב-Exampלשונית le Designs מאפשרת לך לציין וליצור את עיצוב הסינתזה והסימולציה, למשלample file ערכות שבהן תוכל להשתמש כדי לאמת את ה- EMIF IP שלך. אתה יכול ליצור עיצוב לדוגמהample שתואם את ערכת הפיתוח של Intel FPGA, או עבור כל EMIF IP שאתה יוצר. אתה יכול להשתמש בעיצוב למשלampכדי לסייע בהערכה שלך, או כנקודת התחלה למערכת שלך.

עיצוב כללי Example Workflows

יצירת פרויקט EMIF

עבור תוכנת Intel Quartus Prime גרסה 17.1 ואילך, עליך ליצור פרויקט Intel Quartus Prime לפני יצירת ה-EMIF IP ו-Design Example.

1. הפעל את תוכנת Intel Quartus Prime ובחר File ➤ אשף פרויקט חדש. הקש "הבא. עיצוב דוגמהampמדריך התחלה מהירה לממשקי זיכרון חיצוניים Intel Agilex™ FPGA IP
2. ציין ספרייה ( ), שם לפרויקט Intel Quartus Prime ( ), ושם ישות עיצוב ברמה העליונה ( ) שברצונך ליצור. הקש "הבא.
3. ודא ש- Empty Project נבחר. לחץ על הבא פעמיים.
4. תחת משפחה, בחר Intel Agilex.
5. תחת מסנן שמות, הקלד את מספר החלק של המכשיר.
6. תחת מכשירים זמינים, בחר את המכשיר המתאים.
7. לחץ על סיום.

יצירה והגדרה של EMIF IP

השלבים הבאים ממחישים כיצד ליצור ולהגדיר את ה- EMIF IP. הדרכה זו יוצרת ממשק DDR4, אך השלבים דומים עבור פרוטוקולים אחרים. (שלבים אלה עוקבים אחר זרימת קטלוג ה-IP (עצמאי); אם תבחר להשתמש במקום זאת בזרימת מעצב הפלטפורמה (מערכת), השלבים דומים.)

1. בחלון קטלוג IP, בחר ממשקי זיכרון חיצוניים Intel Agilex FPGA IP. (אם חלון קטלוג ה-IP אינו גלוי, בחר View ➤ קטלוג IP.)
2. בעורך פרמטרי IP, ספק שם ישות עבור ה-EMIF IP (השם שאתה מספק כאן הופך ל- file שם עבור ה-IP) וציין ספרייה. לחץ על צור.
3. לעורך הפרמטרים יש מספר כרטיסיות שבהן עליך להגדיר פרמטרים כך שישקפו את יישום ה-EMIF שלך.

הנחיות עורך פרמטרים של Intel Agilex EMIF
נושא זה מספק הדרכה ברמה גבוהה לפרמטרים של הכרטיסיות בעורך הפרמטרים של Intel Agilex EMIF IP.

טבלה 1. הנחיות עורך פרמטרים של EMIF

לשונית עורך פרמטרים	הנחיות
כְּלָלִי	ודא שהפרמטרים הבאים מוזנים כהלכה: • דרגת המהירות למכשיר. • תדר שעון הזיכרון. • תדר השעון הייחוס של PLL.
זֵכֶר	• עיין בגיליון הנתונים של התקן הזיכרון שלך כדי להזין את הפרמטרים ב- זֵכֶר לשונית. • עליך להזין גם מיקום ספציפי עבור סיכת ALERT#. (חל על פרוטוקול זיכרון DDR4 בלבד.)
Mem I/O	• עבור חקירות פרויקט ראשוניות, תוכל להשתמש בהגדרות ברירת המחדל ב- Mem I/O לשונית. • עבור אימות עיצוב מתקדם, עליך לבצע הדמיית לוח כדי להפיק הגדרות סיום אופטימליות.
FPGA I/O	• עבור חקירות פרויקט ראשוניות, תוכל להשתמש בהגדרות ברירת המחדל ב- FPGA I/O לשונית. • עבור אימות תכנון מתקדם, עליך לבצע הדמיית לוח עם דגמי IBIS משויכים לבחירת תקני I/O מתאימים.
תזמון Mem	• עבור חקירות פרויקט ראשוניות, תוכל להשתמש בהגדרות ברירת המחדל ב- תזמון Mem לשונית. • עבור אימות עיצוב מתקדם, עליך להזין פרמטרים בהתאם לגיליון הנתונים של התקן הזיכרון שלך.
בַּקָר	הגדר את פרמטרי הבקר בהתאם לתצורה ולהתנהגות הרצויים עבור בקר הזיכרון שלך.
אבחון	אתה יכול להשתמש בפרמטרים ב- אבחון לשונית כדי לסייע בבדיקה ואיתור באגים בממשק הזיכרון שלך.
Example Designs	ה Example Designs הכרטיסייה מאפשרת לך ליצור עיצוב לדוגמהamples לסינתזה ולסימולציה. העיצוב שנוצר למשלample היא מערכת EMIF שלמה המורכבת מ-EMIF IP ומנהל התקן שיוצר תעבורה אקראית כדי לאמת את ממשק הזיכרון.

למידע מפורט על פרמטרים בודדים, עיין בפרק המתאים לפרוטוקול הזיכרון שלך במדריך למשתמש של Intel Agilex FPGA IP ממשקי זיכרון חיצוניים.

יצירת דוגמה לעיצוב EMIF שניתן לסינתזהample

עבור ערכת הפיתוח של Intel Agilex, זה מספיק להשאיר את רוב הגדרות Intel Agilex EMIF IP בערכי ברירת המחדל שלהן. כדי ליצור את העיצוב הניתן לסינתזה למשלample, בצע את השלבים הבאים:

1. על האקסampבכרטיסייה עיצובים, ודא שהתיבה Synthesis מסומנת.
   • אם אתה מיישם ממשק יחיד למשלampלעצב, הגדר את EMIF IP ולחץ File➤ שמור כדי לשמור את ההגדרה הנוכחית בווריאציית ה-IP של המשתמש file ( .ip).
     • אם אתה מיישם אקסampלעיצוב עם ממשקים מרובים, ציין מספר כתובות IP למספר הממשקים הרצוי. אתה יכול לראות את המספר הכולל של מזהה EMIF זהה למספר ה-IP שנבחר. בצע את השלבים הבאים כדי להגדיר כל ממשק:
   •  בחר את Cal-IP כדי לציין את החיבור של הממשק ל-Calibration IP.
   • הגדר את ה-EMIF IP בהתאם בכל כרטיסיית עורך הפרמטרים.
   • חזור ל-Exampהכרטיסייה עיצוב ולחץ על Capture במזהה ה-EMIF הרצוי.
   • חזור על שלב א' עד ג' עבור כל מזהי ה-EMIF.
   • אתה יכול ללחוץ על הלחצן נקה כדי להסיר את הפרמטרים שנלכדו ולחזור על שלב א' עד ג' כדי לבצע שינויים ב-EMIF IP.
   • נְקִישָׁה File➤ שמור כדי לשמור את ההגדרה הנוכחית בווריאציית ה-IP של המשתמש file ( .ip).
2. לחץ על צור דוגמהample Design בפינה הימנית העליונה של החלון.
3. ציין ספרייה עבור עיצוב EMIF למשלample ולחץ על אישור. יצירה מוצלחת של עיצוב EMIF לשעברample יוצר את הדברים הבאים fileמוגדר תחת ספריית qii.
4. נְקִישָׁה File ➤ צא כדי לצאת מחלון IP Parameter Editor Pro. המערכת מבקשת, שינויים אחרונים לא נוצרו. ליצור עכשיו? לחץ על לא כדי להמשיך עם הזרימה הבאה.
5. כדי לפתוח את האקסampלעיצוב, לחץ File ➤ פתח את הפרויקט ונווט אל /ample_name>/qii/ed_synth.qpf ולחץ על פתח.
   פֶּתֶק: למידע על קומפילציה ותכנות של העיצוב example, עיין
   קומפילציה ותכנות של Intel Agilex EMIF Design Example.

איור 4. דוגמה לעיצוב שניתן לסנתזample File מִבְנֶה

למידע על בניית מערכת עם שני ממשקי זיכרון חיצוניים או יותר, עיין ביצירת דוגמה לעיצובample עם ממשקי EMIF מרובים, במדריך למשתמש של Intel Agilex FPGA IP ממשקי זיכרון חיצוניים. למידע על איתור באגים של ממשקים מרובים, עיין בהפעלת ערכת הכלים של EMIF בעיצוב קיים, במדריך למשתמש של ממשקי זיכרון חיצוניים של Intel Agilex FPGA IP.

פֶּתֶק: אם לא תבחר בתיבת הסימון סימולציה או סינתזה, ספריית היעד מכילה רק עיצוב פלטפורמה files, שאינן ניתנות להידור על ידי תוכנת Intel Quartus Prime ישירות, אבל אתה יכול view או ערוך ב-Platform Designer. במצב זה אתה יכול להפעיל את הפקודות הבאות כדי ליצור סינתזה וסימולציה file סטים.

• כדי ליצור פרויקט הניתן להידור, עליך להפעיל את ה-quartus_sh -t make_qii_design.tclscript בספריית היעד.
• כדי ליצור פרויקט סימולציה, עליך להפעיל את הסקריפט quartus_sh -t make_sim_design.tcl בספריית היעד.

פֶּתֶק: אם יצרת עיצוב לדוגמהample ולאחר מכן לבצע בו שינויים בעורך הפרמטרים, עליך ליצור מחדש את העיצוב למשלampכדי לראות את השינויים שלך מיושמים. העיצוב החדש שנוצר למשלample אינו מחליף את העיצוב הקיים למשלample files.

יצירת ה-EMIF Design Example לסימולציה

עבור ערכת הפיתוח של Intel Agilex, זה מספיק להשאיר את רוב הגדרות Intel Agilex EMIF IP בערכי ברירת המחדל שלהן. כדי ליצור את העיצוב למשלampלסימולציה, בצע את השלבים הבאים:

1. על האקסampבכרטיסייה עיצובים, ודא שהתיבה סימולציה מסומנת. בחר גם את הפורמט הדרוש של Simulation HDL, Verilog או VHDL.
2. הגדר את EMIF IP ולחץ File ➤ שמור כדי לשמור את ההגדרה הנוכחית בווריאציית ה-IP של המשתמש file ( .ip).
3. לחץ על צור דוגמהample Design בפינה הימנית העליונה של החלון.
4. ציין ספרייה עבור עיצוב EMIF למשלample ולחץ על אישור. יצירה מוצלחת של עיצוב EMIF לשעברample יוצר מרובה file ערכות עבור סימולטורים נתמכים שונים, תחת ספריית sim/ed_sim.
5. נְקִישָׁה File ➤ צא כדי לצאת מחלון IP Parameter Editor Pro. המערכת מבקשת, שינויים אחרונים לא נוצרו. ליצור עכשיו? לחץ על לא כדי להמשיך עם הזרימה הבאה.

עיצוב סימולציה שנוצר לדוגמהample File מִבְנֶה

פֶּתֶק: ממשקי הזיכרון החיצוניים של Intel Agilex FPGA IP תומך כרגע רק בסימולטורים VCS, ModelSim/QuestaSim ו-Xcelium. תמיכה נוספת בסימולטור מתוכננת במהדורות עתידיות.

פֶּתֶק: אם לא תבחר בתיבת הסימון סימולציה או סינתזה, ספריית היעד מכילה רק עיצוב פלטפורמה files, שאינן ניתנות להידור על ידי תוכנת Intel Quartus Prime ישירות, אבל אתה יכול view או ערוך ב-Platform Designer. במצב זה אתה יכול להפעיל את הפקודות הבאות כדי ליצור סינתזה וסימולציה file סטים.

• כדי ליצור פרויקט הניתן להידור, עליך להפעיל את הסקריפט quartus_sh -t make_qii_design.tcl בספריית היעד.
• כדי ליצור פרויקט סימולציה, עליך להפעיל את הסקריפט quartus_sh -t make_sim_design.tcl בספריית היעד.

פֶּתֶק: אם יצרת עיצוב לדוגמהample ולאחר מכן לבצע בו שינויים בעורך הפרמטרים, עליך ליצור מחדש את העיצוב למשלampכדי לראות את השינויים שלך מיושמים. העיצוב החדש שנוצר למשלample אינו מחליף את העיצוב הקיים למשלample files.

סימולציה מול יישום חומרה
עבור הדמיית ממשק זיכרון חיצוני, תוכל לבחור לדלג על כיול או כיול מלא בכרטיסייה אבחון במהלך יצירת IP.

דגמי הדמיית EMIF
טבלה זו משווה את המאפיינים של מודלים של כיול הדילוג והכיול המלא.

טבלה 2. מודלים של הדמיית EMIF: דילוג על כיול לעומת כיול מלא

דלג על כיול	כיול מלא
סימולציה ברמת המערכת המתמקדת בלוגיקת המשתמש.	הדמיית ממשק זיכרון המתמקדת בכיול.
פרטי הכיול אינם נלכדים.	לוכד את כל הסtages של כיול.
בעל יכולת אחסון ואחזור נתונים.	כולל פילוס, הטיה לכל סיביות וכו'.
מייצג יעילות מדויקת.
לא מתייחס להטיית לוח.

סימולציית RTL לעומת יישום חומרה
טבלה זו מדגישה את ההבדלים העיקריים בין הדמיית EMIF ליישום חומרה.

טבלה 3. סימולציית EMIF RTL לעומת יישום חומרה

סימולציית RTL	יישום חומרה
קוד האתחול והכיול של Nios® מתבצעים במקביל.	אתחול וקוד הכיול של Nios מופעלים ברצף.
ממשקים טוענים אות cal_done בו זמנית בסימולציה.	פעולות התקן קובעות את סדר הכיול, והממשקים אינם קובעים cal_done בו-זמנית.

עליך להפעיל סימולציות RTL המבוססות על דפוסי תעבורה עבור היישום של העיצוב שלך. שים לב שסימולציית RTL אינה מדגמנת עיכובים במעקב PCB שעלולים לגרום לאי התאמה בהשהיה בין הדמיית RTL לבין הטמעת חומרה.

 הדמיית ממשק זיכרון חיצוני IP עם ModelSim
הליך זה מראה כיצד לדמות את עיצוב EMIF למשלample.

1. הפעל את תוכנת Mentor Graphics* ModelSim ובחר File ➤ שנה ספרייה. נווט אל ספריית sim/ed_sim/mentor בתוך העיצוב שנוצר למשלampהתיקייה.
2. ודא שחלון התמלול מוצג בתחתית המסך. אם חלון התמלול אינו גלוי, הצג אותו על ידי לחיצה View ➤ תמלול.
3. בחלון תמלול, הפעל את המקור msim_setup.tcl.
4. לאחר שהמקור msim_setup.tcl מסיים לפעול, הפעל את ld_debug בחלון התמלול.
5. לאחר ש-ld_debug מסיים לפעול, ודא שחלון האובייקטים מוצג. אם חלון האובייקטים אינו גלוי, הצג אותו על ידי לחיצה View ➤ חפצים.
6. בחלון האובייקטים, בחר את האותות שברצונך לדמות על ידי לחיצה ימנית ובחירה ב- Add Wave.
7. לאחר שתסיים לבחור את האותות לסימולציה, בצע run -all בחלון התמלול. הסימולציה פועלת עד להשלמתה.
8. אם הסימולציה אינה גלויה, לחץ View ➤ גל.

מיקום סיכות עבור Intel Agilex EMIF IP
נושא זה מספק הנחיות למיקום סיכות.

מֵעַלview
למכשירי Intel Agilex FPGA יש את המבנה הבא:

• כל מכשיר מכיל עד 8 בנקאי I/O.
• כל בנק קלט/פלט מכיל 2 בנקאי משנה/פלט.
• כל בנק תת-I/O מכיל 4 נתיבים.
• כל נתיב מכיל 12 פיני I/O (GPIO) לשימוש כללי.

הנחיות כלליות לסיכות
להלן הנחיות כלליות לסיכות.

פֶּתֶק: למידע מפורט יותר על סיכות, עיין בסעיף תכנון ה-IP ו-IP של Intel Agilex FPGA EMIF בפרק הספציפי לפרוטוקול עבור פרוטוקול הזיכרון החיצוני שלך, במדריך למשתמש של ממשקי זיכרון חיצוניים של Intel Agilex FPGA IP.

• ודא שהפינים עבור ממשק זיכרון חיצוני נתון נמצאים בתוך אותה שורת קלט/פלט.
• ממשקים המשתרעים על פני מספר בנקים חייבים לעמוד בדרישות הבאות:
  •  הבנקים חייבים להיות צמודים זה לזה. למידע על בנקים סמוכים, עיין בנושא EMIF Architecture: I/O Bank במדריך למשתמש של Intel Agilex FPGA IP ממשקי זיכרון חיצוניים.
•  כל הכתובות והפקודות והסיכות המשויכות חייבות להימצא בתוך תת-בנק יחיד.
• סיכות כתובות ופקודות ונתונים יכולות לשתף תת-בנק בתנאים הבאים:
  • סיכות כתובות ופקודות ונתונים אינן יכולות לשתף נתיב קלט/פלט.
  • רק נתיב קלט/פלט שאינו בשימוש בבנק הכתובות והפקודות יכול להכיל סיכות נתונים.

טבלה 4. אילוצי פינים כלליים

סוג אות	כְּפִיָה
Strobe Data	כל האותות השייכים לקבוצת DQ חייבים להימצא באותו נתיב קלט/פלט.
נְתוּנִים	פיני DQ קשורים חייבים להימצא באותו נתיב קלט/פלט. עבור פרוטוקולים שאינם תומכים בקווי נתונים דו-כיווני, יש לקבץ אותות קריאה בנפרד מאותות כתיבה.
כתובת ופקודה	סיכות כתובת ופקודה חייבות להימצא במיקומים מוגדרים מראש בתוך תת-בנק קלט/פלט.

פֶּתֶק: למידע מפורט יותר על סיכות, עיין בסעיף תכנון ה-IP ו-IP של Intel Agilex FPGA EMIF בפרק הספציפי לפרוטוקול עבור פרוטוקול הזיכרון החיצוני שלך, במדריך למשתמש של ממשקי זיכרון חיצוניים של Intel Agilex FPGA IP.

• ודא שהפינים עבור ממשק זיכרון חיצוני נתון נמצאים בתוך אותה שורת קלט/פלט.
• ממשקים המשתרעים על פני מספר בנקים חייבים לעמוד בדרישות הבאות:
  • הבנקים חייבים להיות צמודים זה לזה. למידע על בנקים סמוכים, עיין בנושא EMIF Architecture: I/O Bank במדריך למשתמש של Intel Agilex FPGA IP ממשקי זיכרון חיצוניים.
• כל הכתובות והפקודות והסיכות המשויכות חייבות להימצא בתוך תת-בנק יחיד.
• סיכות כתובות ופקודות ונתונים יכולות לשתף תת-בנק בתנאים הבאים:
  • סיכות כתובות ופקודות ונתונים אינן יכולות לשתף נתיב קלט/פלט.
  • רק נתיב קלט/פלט שאינו בשימוש בבנק הכתובות והפקודות יכול להכיל סיכות נתונים.

יצירת דוגמה לעיצובample עם אפשרות TG Configuration

עיצוב ה-EMIF שנוצר למשלample כולל בלוק מחולל תנועה (TG). כברירת מחדל, העיצוב למשלample משתמש בבלוק TG פשוט (altera_tg_avl) שניתן לאפס רק כדי להפעיל מחדש דפוס תעבורה מקודד. במידת הצורך, תוכל לבחור להפעיל במקום מחולל תעבורה שניתן להגדרה (TG2). במחולל התעבורה הניתן להגדרה (TG2) (altera_tg_avl_2), אתה יכול להגדיר את דפוס התעבורה בזמן אמת דרך אוגרי בקרה - כלומר אינך צריך להדר מחדש את העיצוב כדי לשנות או להפעיל מחדש את דפוס התעבורה. מחולל תעבורה זה מספק שליטה עדינה על סוג התעבורה שהוא שולח בממשק הבקרה של EMIF. בנוסף, הוא מספק אוגרי סטטוס המכילים מידע מפורט על כשלים.

הפעלת מחולל התנועה בדוגמה עיצוביתample

אתה יכול להפעיל את מחולל התעבורה הניתן להגדרה מהכרטיסייה אבחון בעורך הפרמטרים של EMIF. כדי להפעיל את מחולל התעבורה הניתן להגדרה, הפעל את השימוש במחולל התעבורה של Avalon הניתן להגדרה 2.0 בכרטיסייה אבחון.

איור 6.

• אתה יכול לבחור להשבית את דפוסי התנועה המוגדרים כברירת מחדלtage או התעבורה המוגדרת על ידי המשתמשtagה, אבל אתה חייב להיות לפחות s אחדtage מופעל. למידע על סעיפים אלוtages, עיין בדפוס תנועה ברירת מחדל ודפוס תעבורה בהגדרת משתמש בממשקי זיכרון חיצוניים של Intel Agilex FPGA IP.
• פרמטר משך הבדיקה TG2 חל רק על דפוס התנועה המוגדר כברירת מחדל. אתה יכול לבחור משך מבחן קצר, בינוני או אינסופי.
• אתה יכול לבחור אחד משני ערכים עבור פרמטר מצב ממשק תצורת TG2:
  • JTAG: מאפשר שימוש ב-GUI במסוף המערכת. למידע נוסף, עיין בממשק תצורת מחולל תנועה במדריך למשתמש של ממשקי זיכרון חיצוניים של Intel Agilex FPGA IP.
  • יְצוּא: מאפשר שימוש בלוגיקת RTL מותאמת אישית כדי לשלוט בדפוס התעבורה.

שימוש ב-Design Example עם ערכת הכלים של EMIF Debug

לפני הפעלת EMIF Debug Toolkit, ודא שהגדרת את המכשיר שלך עם תכנות file עם ערכת הכלים של EMIF Debug מופעלת. כדי להפעיל את EMIF Debug Toolkit, בצע את השלבים הבאים:

1. בתוכנת Intel Quartus Prime, פתח את מסוף המערכת על ידי בחירה בכלים ➤ כלי איתור באגים במערכת ➤ מסוף מערכת.
2. [דלג על שלב זה אם הפרויקט שלך כבר פתוח בתוכנת Intel Quartus Prime.] במסוף המערכת, טען את אובייקט SRAM file (.sof) שבאמצעותו תכנת את הלוח (כמתואר בתנאים מוקדמים לשימוש בערכת EMIF Debug Toolkit, בממשקי זיכרון חיצוניים של Intel Agilex FPGA IP).
3. בחר מופעים לניפוי באגים.
4. בחר ערכת איתור באגים של כיול EMIF עבור איתור באגים של כיול EMIF, כמתואר ביצירת דוגמה לעיצובample עם אפשרות ניפוי באגים כיול. לחלופין, בחר EMIF TG Configuration Toolkit עבור איתור באגים של מחולל תנועה, כמתואר ביצירת דוגמה לעיצובample עם אפשרות תצורת TG.
5. לחץ על פתח את ערכת הכלים כדי לפתוח את הראשי view של EMIF Debug Toolkit.
6. אם יש מספר מופעי EMIF בתכנון המתוכנת, בחר את העמודה (נתיב ל-JTAG master) ומזהה ממשק זיכרון של מופע ה-EMIF שעבורו יש להפעיל את ערכת הכלים.
7. לחץ על הפעל ממשק כדי לאפשר לערכת הכלים לקרוא את פרמטרי הממשק ואת מצב הכיול.
8. עליך לנפות באגים בממשק אחד בכל פעם; לכן, כדי להתחבר לממשק אחר בעיצוב, תחילה עליך לבטל את הממשק הנוכחי.

להלן exampמספר דוחות מ-EMIF Calibration Debug Toolkit ומ-EMIF TG Configuration Toolkit:, בהתאמה.

פֶּתֶק: לפרטים על ניפוי באגים בכיול, עיין ב-Debug with the External Memory Interface Debug Toolkit, במדריך למשתמש של ממשקי זיכרון חיצוניים של Intel Agilex FPGA IP.

פֶּתֶק: לפרטים על ניפוי באגים של מחולל תעבורה, עיין בממשק משתמש של מחולל תנועה, בממשקי זיכרון חיצוניים של Intel Agilex FPGA IP.

עיצוב דוגמהample תיאור עבור ממשקי זיכרון חיצוניים Intel Agilex FPGA IP

כאשר אתה מפרמטר ויוצר את ה-EMIF IP שלך, אתה יכול לציין שהמערכת תיצור ספריות לסימולציה וסינתזה file ערכות, וצור את file מגדיר אוטומטית. אם תבחר סימולציה או סינתזה תחת Example Design Files על האקסampבכרטיסייה עיצובים, המערכת יוצרת סימולציה שלמה file סט או סינתזה מלאה file להגדיר, בהתאם לבחירתך.

דוגמה לעיצוב סינתזהample
עיצוב הסינתזה למשלample מכיל את הבלוקים העיקריים המוצגים באיור למטה.

• מחולל תעבורה, שהוא דוגמה Avalon®-MM שניתן לסנתזample driver שמיישם דפוס פסאודו אקראי של קריאה וכתיבה למספר פרמטר של כתובות. מחולל התעבורה גם עוקב אחר הנתונים הנקראים מהזיכרון כדי לוודא שהם תואמים לנתונים הכתובים ומצהיר על כשל אחרת.
• מופע של ממשק הזיכרון, הכולל:
  • בקר זיכרון המנחה בין ממשק Avalon-MM לממשק AFI.
  • ה-PHY, המשמש כממשק בין בקר הזיכרון להתקני זיכרון חיצוניים לביצוע פעולות קריאה וכתיבה.

איור 7. עיצוב סינתזה לדוגמהample

פֶּתֶק: אם אחד או יותר מהפרמטרים של מצב שיתוף PLL, מצב שיתוף DLL או מצב שיתוף OCT מוגדרים לכל ערך מלבד No Sharing, עיצוב הסינתזה למשלample יכיל שני מופעים של מחולל תעבורה/ממשק זיכרון. שני מופעי מחולל התנועה/ממשק הזיכרון קשורים רק בחיבורי PLL/DLL/OCT משותפים כפי שהוגדרו על ידי הגדרות הפרמטר. מופעי מחולל התנועה/ממשק הזיכרון מדגימים כיצד אתה יכול ליצור קשרים כאלה בעיצובים שלך.

עיצוב סימולציה דוגמהample
עיצוב הסימולציה למשלample מכיל את הבלוקים העיקריים המוצגים באיור הבא.

• דוגמה של עיצוב הסינתזה למשלample. כפי שתואר בסעיף הקודם, עיצוב הסינתזה למשלample מכיל מחולל תעבורה, רכיב כיול ומופע של ממשק הזיכרון. בלוקים אלה הם כברירת מחדל למודלים מופשטים של סימולציה כאשר הם מתאימים לסימולציה מהירה.
• מודל זיכרון, הפועל כמודל גנרי העומד במפרטי פרוטוקול הזיכרון. לעתים קרובות, ספקי זיכרון מספקים מודלים של סימולציה עבור רכיבי הזיכרון הספציפיים שלהם שאתה יכול להוריד מהם webאתרים.
• בודק מצב, המנטר את אותות המצב מממשק הזיכרון החיצוני IP וממחולל התעבורה, כדי לאותת על מצב כולל של מעבר או כשל.

איור 10. עיצוב סימולציה לדוגמהample

Exampלשונית ממשק le Designs
עורך הפרמטרים כולל אקסampלשונית le Designs המאפשרת לך להגדיר פרמטרים וליצור את העיצוב שלך, למשלamples.

ממשקי זיכרון חיצוניים Intel Agilex FPGA IP Design Example User Guide Archives

גרסאות IP זהות לגרסאות תוכנת Intel Quartus Prime Design Suite עד v19.1. מתוכנת Intel Quartus Prime Design Suite גרסה 19.2 ואילך, ל-IP יש ערכת גירסאות IP חדשה. אם גרסת ליבת IP אינה רשומה, המדריך למשתמש עבור גרסת ליבת IP הקודמת חל.

גרסת ליבת IP	מדריך למשתמש
2.4.0	ממשקי זיכרון חיצוניים Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0	ממשקי זיכרון חיצוניים Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0	ממשקי זיכרון חיצוניים Intel Agilex FPGA IP Design Example User Guide Archives
2.1.0	ממשקי זיכרון חיצוניים Intel Agilex FPGA IP Design Example User Guide Archives
19.3	ממשקי זיכרון חיצוניים Intel Agilex FPGA IP Design Example User Guide Archives

היסטוריית תיקוני מסמכים עבור ממשקי זיכרון חיצוניים Intel Agilex FPGA IP Design Exampהמדריך למשתמש

גרסת מסמך	גרסת Intel Quartus Prime	גרסת IP	שינויים
2021.06.21	21.2	2.4.2	ב- עיצוב דוגמהample התחלה מהירה פֶּרֶק: • הוספת הערה ל- קומפילציה ותכנות של Intel Agilex EMIF Design Example נוֹשֵׂא. • שינה את הכותרת של יצירת דוגמה לעיצובample עם אפשרות ניפוי באגים כיול נוֹשֵׂא. • הוסיף את ה יצירת דוגמה לעיצובample עם אפשרות TG Configuration ו הפעלת מחולל התנועה בדוגמה עיצוביתample נושאים. • שינו את שלבים 2, 3 ו-4, עדכנו מספר דמויות והוסיפו הערה, ב- שימוש ב-Design Example עם ערכת הכלים של EMIF Debug נוֹשֵׂא.
2021.03.29	21.1	2.4.0	ב- עיצוב דוגמהample התחלה מהירה פֶּרֶק: • הוספת הערה ל- יצירת דוגמה לעיצוב EMIF שניתן לסינתזהample ו יצירת ה-EMIF Design Example לסימולציה נושאים. • עודכן את ה File דיאגרמת מבנה ב יצירת ה-EMIF Design Example לסימולציה נוֹשֵׂא.
2020.12.14	20.4	2.3.0	ב- עיצוב דוגמהample התחלה מהירה פרק, ביצע את השינויים הבאים: • עודכן את ה יצירת דוגמה לעיצוב EMIF שניתן לסינתזהample נושא שיכלול עיצובים מרובי EMIF. • עדכן את הדמות עבור שלב 3, ב- יצירת ה-EMIF Design Example לסימולציה נוֹשֵׂא.
2020.10.05	20.3	2.3.0	ב- עיצוב דוגמהampמדריך להתחלה מהירה פרק, ביצע את השינויים הבאים: • ב יצירת פרויקט EMIF, עדכן את התמונה בשלב 6. • ב יצירת דוגמה לעיצוב EMIF שניתן לסינתזהample, עדכן את הדמות בשלב 3. • ב יצירת ה-EMIF Design Example לסימולציה, עדכן את הדמות בשלב 3. • ב סימולציה מול יישום חומרה, תיקן שגיאת הקלדה קלה בטבלה השנייה. • ב שימוש ב-Design Example עם ערכת הכלים של EMIF Debug, שונה שלב 6, הוספת שלבים 7 ו-8.
נִמשָׁך…

גרסת מסמך	גרסת Intel Quartus Prime	גרסת IP	שינויים
2020.04.13	20.1	2.1.0	• בתוך ה אוֹדוֹת פרק, שינה את הטבלה ב- מידע על שחרור נוֹשֵׂא. • בתוך ה עיצוב דוגמהampמדריך להתחלה מהירה פֶּרֶק: - שלב 7 שונה והתמונה המשויכת, ב- יצירת דוגמה לעיצוב EMIF שניתן לסינתזהample נוֹשֵׂא. - שינה את יצירת ה-Design Example עם אפשרות ניפוי באגים נוֹשֵׂא. - שינה את שימוש ב-Design Example עם ערכת הכלים של EMIF Debug נוֹשֵׂא.
2019.12.16	19.4	2.0.0	• בתוך ה עיצוב דוגמהample התחלה מהירה פֶּרֶק: — עדכן את האיור בשלב 6 של יצירת פרויקט EMIF נוֹשֵׂא. — עדכן את האיור בשלב 4 של יצירת דוגמה לעיצוב EMIF שניתן לסינתזהample נוֹשֵׂא. — עדכן את האיור בשלב 4 של יצירת ה-EMIF Design Example לסימולציה נוֹשֵׂא. - שלב 5 שונה ב- יצירת ה-EMIF Design Example לסימולציה נוֹשֵׂא. - שינה את הנחיות כלליות לסיכות ו בנקים סמוכים חלקים של מיקום סיכות עבור Intel Agilex EMIF IP נוֹשֵׂא.
2019.10.18	19.3		• בתוך ה יצירת פרויקט EMIF נושא, עדכן את התמונה עם נקודה 6. • בתוך ה יצירה והגדרה של EMIF IP נושא, עדכן את הדמות עם שלב 1. • בטבלה ב- הנחיות עורך פרמטרים של Intel Agilex EMIF נושא, שינה את התיאור עבור לוּחַ לשונית. • בתוך ה יצירת דוגמה לעיצוב EMIF שניתן לסינתזהample ו יצירת ה-EMIF Design Example לסימולציה נושאים, עדכנו את התמונה בשלב 3 של כל נושא. • בתוך ה יצירת ה-EMIF Design Example לסימולציה נושא, עודכן את עיצוב סימולציה שנוצר לדוגמהample File מִבְנֶה איור ושינה את ההערה בעקבות האיור. • בתוך ה יצירת דוגמה לעיצוב EMIF שניתן לסינתזהample נושא, הוסיפו שלב ואיור עבור מספר ממשקים.
2019.07.31	19.2	1.2.0	• נוסף אודות ממשקי הזיכרון החיצוניים Intel Agilex FPGA IP פרק ומידע מהדורה. • תאריכים ומספרי גרסאות מעודכנים. • שיפור קל ל- דוגמה לעיצוב סינתזהample דמות ב דוגמה לעיצוב סינתזהample נוֹשֵׂא.
2019.04.02	19.1		• שיחרור ראשוני.

היסטוריית תיקוני מסמכים עבור ממשקי זיכרון חיצוניים Intel Agilex FPGA IP Design Exampהמדריך למשתמש

מסמכים / משאבים

intel UG-20219 ממשקי זיכרון חיצוניים Intel Agilex FPGA IP Design Example [pdfמדריך למשתמש UG-20219 ממשקי זיכרון חיצוניים Intel Agilex FPGA IP Design Example, UG-20219, ממשקי זיכרון חיצוניים Intel Agilex FPGA IP Design Example, ממשקים Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

הפניות

• מדריך למשתמש