UG-20219 External Memory Interfaces Intel Agilex FPGA IP Design Halample

Tungkol sa External Memory Interfaces Intel® Agilex™ FPGA IP

Impormasyon sa Paglabas

Ang mga bersyon ng IP ay kapareho ng mga bersyon ng software ng Intel® Quartus® Prime Design Suite hanggang sa v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, ang mga IP core ay may bagong IP versioning scheme. Ang numero ng IP versioning scheme (XYZ) ay nagbabago mula sa isang bersyon ng software patungo sa isa pa. Isang pagbabago sa:

• X ay nagpapahiwatig ng isang pangunahing rebisyon ng IP. Kung ia-update mo ang iyong Intel Quartus Prime software, dapat mong i-regenerate ang IP.
• Ang Y ay nagpapahiwatig na ang IP ay may kasamang mga bagong feature. I-regenerate ang iyong IP para maisama ang mga bagong feature na ito.
• Ipinapahiwatig ng Z na ang IP ay may kasamang maliliit na pagbabago. Buuin muli ang iyong IP upang maisama ang mga pagbabagong ito.
  

  item	Paglalarawan
  Bersyon ng IP	2.4.2
  Intel Quartus Prime	21.2
  Petsa ng Paglabas	2021.06.21

Disenyo HalampGabay sa Mabilis na Pagsisimula para sa Mga Interface ng External Memory Intel Agilex™ FPGA IP

Isang automated na disenyo halampAng daloy ay magagamit para sa mga interface ng panlabas na memorya ng Intel Agilex™. Ang Bumuo ng Halample Designs button sa HalampBinibigyang-daan ka ng tab na Mga Disenyo na tukuyin at buuin ang synthesis at simulation na disenyo halample file set na maaari mong gamitin upang patunayan ang iyong EMIF IP. Maaari kang bumuo ng isang disenyo halample na tumutugma sa Intel FPGA development kit, o para sa anumang EMIF IP na iyong nabuo. Maaari mong gamitin ang disenyo halample upang tulungan ang iyong pagsusuri, o bilang isang panimulang punto para sa iyong sariling sistema.

Pangkalahatang Disenyo Halample Mga Daloy ng Trabaho

Paglikha ng isang EMIF Project

Para sa kanyang Intel Quartus Prime software na bersyon 17.1 at mas bago, dapat kang lumikha ng proyekto ng Intel Quartus Prime bago bumuo ng EMIF IP at disenyo example.

1. Ilunsad ang Intel Quartus Prime software at piliin File ➤ Bagong Project Wizard. I-click ang Susunod. Disenyo HalampGabay sa Mabilis na Pagsisimula para sa Mga Interface ng External Memory Intel Agilex™ FPGA IP
2. Tukuyin ang isang direktoryo ( ), isang pangalan para sa proyekto ng Intel Quartus Prime ( ), at isang nangungunang antas ng pangalan ng entity ng disenyo ( ) na gusto mong likhain. I-click ang Susunod.
3. I-verify na ang Empty Project ay napili. I-click ang Susunod nang dalawang beses.
4. Sa ilalim ng Pamilya, piliin ang Intel Agilex.
5. Sa ilalim ng Filter ng pangalan, i-type ang numero ng bahagi ng device.
6. Sa ilalim ng Mga available na device, piliin ang naaangkop na device.
7. I-click ang Tapos na.

Pagbuo at Pag-configure ng EMIF IP

Ang mga sumusunod na hakbang ay naglalarawan kung paano bumuo at i-configure ang EMIF IP. Ang walkthrough na ito ay lumilikha ng isang DDR4 interface, ngunit ang mga hakbang ay katulad para sa iba pang mga protocol. (Sumusunod ang mga hakbang na ito sa daloy ng IP Catalog (standalone); kung pipiliin mong gamitin sa halip ang daloy ng Platform Designer (system), magkapareho ang mga hakbang.)

1. Sa window ng IP Catalog, piliin ang External Memory Interfaces Intel Agilex FPGA IP. (Kung hindi nakikita ang window ng IP Catalog, piliin ang View ➤ IP Catalog.)
2. Sa IP Parameter Editor, magbigay ng pangalan ng entity para sa EMIF IP (ang pangalan na ibibigay mo rito ay nagiging file pangalan para sa IP) at tukuyin ang isang direktoryo. I-click ang Gumawa.
3. Ang editor ng parameter ay may maraming tab kung saan dapat mong i-configure ang mga parameter upang ipakita ang iyong pagpapatupad ng EMIF.

Mga Alituntunin sa Editor ng Parameter ng Intel Agilex EMIF
Ang paksang ito ay nagbibigay ng mataas na antas ng patnubay para sa pag-parameter ng mga tab sa editor ng parameter ng Intel Agilex EMIF IP.

Talahanayan 1. Mga Alituntunin sa Editor ng Parameter ng EMIF

Tab ng Parameter Editor	Mga Alituntunin
Heneral	Tiyakin na ang mga sumusunod na parameter ay naipasok nang tama: • Ang bilis ng grado para sa device. • Ang dalas ng memory clock. • Ang PLL reference clock frequency.
Alaala	• Sumangguni sa data sheet para sa iyong memory device upang maipasok ang mga parameter sa Alaala tab. • Dapat ka ring magpasok ng isang partikular na lokasyon para sa ALERT# pin. (Nalalapat lamang sa DDR4 memory protocol.)
Mem I/O	• Para sa mga paunang pagsisiyasat ng proyekto, maaari mong gamitin ang mga default na setting sa Mem I/O tab. • Para sa advanced na pagpapatunay ng disenyo, dapat kang magsagawa ng board simulation upang makuha ang pinakamainam na setting ng pagwawakas.
FPGA I/O	• Para sa mga paunang pagsisiyasat ng proyekto, maaari mong gamitin ang mga default na setting sa FPGA I/O tab. • Para sa advanced na pagpapatunay ng disenyo, dapat kang magsagawa ng board simulation na may nauugnay na mga modelo ng IBIS upang pumili ng naaangkop na mga pamantayan ng I/O.
Mem Timing	• Para sa mga paunang pagsisiyasat ng proyekto, maaari mong gamitin ang mga default na setting sa Mem Timing tab. • Para sa advanced na pagpapatunay ng disenyo, dapat kang maglagay ng mga parameter ayon sa data sheet ng iyong memory device.
Controller	Itakda ang mga parameter ng controller ayon sa gustong configuration at pag-uugali para sa iyong memory controller.
Mga diagnostic	Maaari mong gamitin ang mga parameter sa Mga diagnostic tab upang tumulong sa pagsubok at pag-debug ng iyong memory interface.
Example Mga Disenyo	Ang Example Mga Disenyo Hinahayaan ka ng tab na bumuo ng disenyo halamples para sa synthesis at para sa simulation. Ang nabuong disenyo halampAng le ay isang kumpletong sistema ng EMIF na binubuo ng EMIF IP at isang driver na bumubuo ng random na trapiko upang patunayan ang interface ng memorya.

Para sa detalyadong impormasyon sa mga indibidwal na parameter, sumangguni sa naaangkop na kabanata para sa iyong memory protocol sa External Memory Interfaces Intel Agilex FPGA IP User Guide.

Pagbuo ng Synthesizable EMIF Design Halample

Para sa Intel Agilex development kit, sapat na na iwanan ang karamihan sa mga setting ng Intel Agilex EMIF IP sa kanilang mga default na halaga. Upang makabuo ng synthesizable na disenyo halample, sundin ang mga hakbang na ito:

1. Sa Example Designs tab, tiyaking may check ang Synthesis box.
   • Kung nagpapatupad ka ng solong interface halample disenyo, i-configure ang EMIF IP at i-click File➤ I-save para i-save ang kasalukuyang setting sa variation ng IP ng user file ( .ip).
     • Kung nagpapatupad ka ng exampAng disenyo na may maraming interface, tukuyin ang Bilang ng mga IP sa nais na bilang ng mga interface. Maaari mong makita ang kabuuang bilang ng EMIF ID kapareho ng napiling Bilang ng mga IP. Sundin ang mga hakbang na ito upang i-configure ang bawat interface:
   •  Piliin ang Cal-IP para tukuyin ang koneksyon ng interface sa Calibration IP.
   • I-configure ang EMIF IP nang naaayon sa lahat ng Tab ng Parameter Editor.
   • Bumalik sa Halample Design tab at i-click ang Capture sa gustong EMIF ID.
   • Ulitin ang hakbang a hanggang c para sa lahat ng EMIF ID.
   • Maaari mong i-click ang button na I-clear upang alisin ang mga nakuhang parameter at ulitin ang hakbang a hanggang c para gumawa ng mga pagbabago sa EMIF IP.
   • I-click File➤ I-save para i-save ang kasalukuyang setting sa variation ng IP ng user file ( .ip).
2. I-click ang Bumuo ng Halample Design sa kanang sulok sa itaas ng window.
3. Tumukoy ng direktoryo para sa EMIF na disenyo halample at i-click ang OK. Ang matagumpay na pagbuo ng EMIF na disenyo halample lumilikha ng mga sumusunod fileitakda sa ilalim ng isang direktoryo ng qii.
4. I-click File ➤ Lumabas upang lumabas sa window ng IP Parameter Editor Pro. Ang system ay nag-uudyok, Ang mga kamakailang pagbabago ay hindi nabuo. Bumuo ngayon? I-click ang Hindi upang magpatuloy sa susunod na daloy.
5. Para buksan ang exampang disenyo, i-click File ➤ Buksan ang Project, at mag-navigate sa /ample_name>/qii/ed_synth.qpf at i-click ang Buksan.
   Tandaan: Para sa impormasyon sa pag-compile at pagprograma ng disenyo halample, sumangguni sa
   Pag-compile at Pagprograma ng Intel Agilex EMIF Design Example.

Figure 4. Nabuo na Synthesizable Design Halample File Istruktura

Para sa impormasyon sa pagbuo ng isang system na may dalawa o higit pang mga panlabas na interface ng memorya, sumangguni sa Paglikha ng Disenyo Halampna may Maramihang EMIF Interface, sa External Memory Interfaces Intel Agilex FPGA IP User Guide. Para sa impormasyon sa pag-debug ng maraming interface, sumangguni sa Pag-enable sa EMIF Toolkit sa isang Umiiral na Disenyo, sa External Memory Interfaces Intel Agilex FPGA IP User Guide.

Tandaan: Kung hindi mo pipiliin ang checkbox na Simulation o Synthesis, ang direktoryo ng patutunguhan ay naglalaman lamang ng disenyo ng Platform Designer files, na hindi direktang naipon ng Intel Quartus Prime software, ngunit magagawa mo view o i-edit sa Platform Designer. Sa sitwasyong ito maaari mong patakbuhin ang mga sumusunod na command upang makabuo ng synthesis at simulation file set.

• Para gumawa ng compilable na proyekto, dapat mong patakbuhin ang quartus_sh -t make_qii_design.tclscript sa destination directory.
• Para gumawa ng simulation project, dapat mong patakbuhin ang quartus_sh -t make_sim_design.tcl script sa destination directory.

Tandaan: Kung nakabuo ka ng isang disenyo halample at pagkatapos ay gumawa ng mga pagbabago dito sa editor ng parameter, dapat mong muling buuin ang disenyo example upang makita ang iyong mga pagbabago na ipinatupad. Ang bagong nabuong disenyo halampHindi pinatungan ni le ang umiiral na disenyo halample files.

Pagbuo ng EMIF Design Halample para sa Simulation

Para sa Intel Agilex development kit, sapat na na iwanan ang karamihan sa mga setting ng Intel Agilex EMIF IP sa kanilang mga default na halaga. Upang makabuo ng disenyo halample para sa simulation, sundin ang mga hakbang na ito:

1. Sa Example Designs tab, tiyaking may check ang Simulation box. Piliin din ang kinakailangang Simulation HDL format, alinman sa Verilog o VHDL.
2. I-configure ang EMIF IP at i-click File ➤ I-save para i-save ang kasalukuyang setting sa variation ng IP ng user file ( .ip).
3. I-click ang Bumuo ng Halample Design sa kanang sulok sa itaas ng window.
4. Tumukoy ng direktoryo para sa EMIF na disenyo halample at i-click ang OK. Ang matagumpay na pagbuo ng EMIF na disenyo halample lumilikha ng maramihang file set para sa iba't ibang suportadong simulator, sa ilalim ng isang direktoryo ng sim/ed_sim.
5. I-click File ➤ Lumabas upang lumabas sa window ng IP Parameter Editor Pro. Ang system ay nag-uudyok, Ang mga kamakailang pagbabago ay hindi nabuo. Bumuo ngayon? I-click ang Hindi upang magpatuloy sa susunod na daloy.

Binuo ng Simulation Design Halample File Istruktura

Tandaan: Ang External Memory Interfaces Intel Agilex FPGA IP ay kasalukuyang sumusuporta lamang sa VCS, ModelSim/QuestaSim, at Xcelium simulators. Ang karagdagang suporta sa simulator ay pinaplano sa mga paglabas sa hinaharap.

Tandaan: Kung hindi mo pipiliin ang checkbox na Simulation o Synthesis, ang direktoryo ng patutunguhan ay naglalaman lamang ng disenyo ng Platform Designer files, na hindi direktang naipon ng Intel Quartus Prime software, ngunit magagawa mo view o i-edit sa Platform Designer. Sa sitwasyong ito maaari mong patakbuhin ang mga sumusunod na command upang makabuo ng synthesis at simulation file set.

• Para gumawa ng compilable na proyekto, dapat mong patakbuhin ang quartus_sh -t make_qii_design.tcl script sa destination directory.
• Para gumawa ng simulation project, dapat mong patakbuhin ang quartus_sh -t make_sim_design.tcl script sa destination directory.

Tandaan: Kung nakabuo ka ng isang disenyo halample at pagkatapos ay gumawa ng mga pagbabago dito sa editor ng parameter, dapat mong muling buuin ang disenyo example upang makita ang iyong mga pagbabago na ipinatupad. Ang bagong nabuong disenyo halampHindi pinatungan ni le ang umiiral na disenyo halample files.

Simulation Versus Hardware Implementation
Para sa panlabas na memory interface simulation, maaari mong piliin ang alinman sa laktawan ang pagkakalibrate o buong pagkakalibrate sa Diagnostics na tab sa panahon ng pagbuo ng IP.

Mga Modelo ng Simulation ng EMIF
Inihahambing ng talahanayang ito ang mga katangian ng skip calibration at full calibration na mga modelo.

Talahanayan 2. Mga Modelo ng Simulation ng EMIF: Laktawan ang Calibration kumpara sa Full Calibration

Laktawan ang Calibration	Buong pagkakalibrate
System-level simulation na tumutuon sa lohika ng user.	Memory interface simulation na tumutuon sa pagkakalibrate.
Ang mga detalye ng pagkakalibrate ay hindi nakuha.	Kinukuha ang lahat ng stages ng pagkakalibrate.
May kakayahang mag-imbak at kumuha ng data.	Kasama ang leveling, per-bit deskew, atbp.
Kinakatawan ang tumpak na kahusayan.
Hindi isinasaalang-alang ang board skew.

RTL Simulation Versus Hardware Implementation
Itinatampok ng talahanayang ito ang mga pangunahing pagkakaiba sa pagitan ng simulation ng EMIF at pagpapatupad ng hardware.

Talahanayan 3. EMIF RTL Simulation Versus Hardware Implementation

Simulation ng RTL	Pagpapatupad ng Hardware
Ang Nios® initialization at calibration code ay gumagana nang magkatulad.	Ang Nios initialization at calibration code ay sunod-sunod na isinasagawa.
Iginiit ng mga interface ang cal_done signal nang sabay-sabay sa simulation.	Tinutukoy ng mga operasyon ng fitter ang pagkakasunud-sunod ng pagkakalibrate, at hindi iginigiit ng mga interface ang cal_done nang sabay-sabay.

Dapat kang magpatakbo ng mga simulation ng RTL batay sa mga pattern ng trapiko para sa aplikasyon ng iyong disenyo. Tandaan na ang RTL simulation ay hindi modelo ng PCB trace delay na maaaring magdulot ng pagkakaiba sa latency sa pagitan ng RTL simulation at pagpapatupad ng hardware.

 Simulating External Memory Interface IP Gamit ang ModelSim
Ipinapakita ng pamamaraang ito kung paano gayahin ang disenyo ng EMIF halample.

1. Ilunsad ang Mentor Graphics* ModelSim software at piliin File ➤ Baguhin ang Direktoryo. Mag-navigate sa direktoryo ng sim/ed_sim/mentor sa loob ng nabuong disenyo halampang folder.
2. I-verify na ang Transcript window ay ipinapakita sa ibaba ng screen. Kung hindi nakikita ang window ng Transcript, ipakita ito sa pamamagitan ng pag-click View ➤ Transcript.
3. Sa window ng Transcript, patakbuhin ang source msim_setup.tcl.
4. Pagkatapos tumakbo ng source msim_setup.tcl, patakbuhin ang ld_debug sa Transcript window.
5. Pagkatapos tumakbo ng ld_debug, i-verify na ang window ng Objects ay ipinapakita. Kung hindi nakikita ang window ng Objects, ipakita ito sa pamamagitan ng pag-click View ➤ Mga bagay.
6. Sa window ng Objects, piliin ang mga signal na gusto mong gayahin sa pamamagitan ng pag-right click at pagpili sa Add Wave.
7. Pagkatapos mong piliin ang mga signal para sa simulation, isagawa ang run -all sa Transcript window. Ang simulation ay tumatakbo hanggang sa ito ay makumpleto.
8. Kung hindi nakikita ang simulation, i-click View ➤ Kumaway.

Pin Placement para sa Intel Agilex EMIF IP
Ang paksang ito ay nagbibigay ng mga alituntunin para sa paglalagay ng pin.

Tapos naview
Ang mga Intel Agilex FPGA ay may sumusunod na istraktura:

• Ang bawat device ay naglalaman ng hanggang 8 I/O na bangko.
• Ang bawat I/O bank ay naglalaman ng 2 sub-I/O na bangko.
• Ang bawat sub-I/O bank ay naglalaman ng 4 na lane.
• Ang bawat lane ay naglalaman ng 12 general-purpose I/O (GPIO) pin.

Pangkalahatang Mga Alituntunin sa Pin
Ang mga sumusunod ay pangkalahatang mga patnubay sa pin.

Tandaan: Para sa mas detalyadong impormasyon ng pin, sumangguni sa Intel Agilex FPGA EMIF IP Pin at Resource Planning na seksyon sa kabanata na partikular sa protocol para sa iyong external memory protocol, sa External Memory Interfaces Intel Agilex FPGA IP User Guide.

• Tiyakin na ang mga pin para sa isang ibinigay na interface ng panlabas na memorya ay nasa loob ng parehong hilera ng I/O.
• Ang mga interface na sumasaklaw sa maraming bangko ay dapat matugunan ang mga sumusunod na kinakailangan:
  •  Ang mga bangko ay dapat na magkatabi. Para sa impormasyon sa mga katabing bangko, sumangguni sa EMIF Architecture: I/O Bank na paksa sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
•  Ang lahat ng address at command at nauugnay na mga pin ay dapat na nasa loob ng isang subbank.
• Ang address at command at data pin ay maaaring magbahagi ng isang sub-bank sa ilalim ng mga sumusunod na kundisyon:
  • Ang address at command at data pin ay hindi maaaring magbahagi ng I/O lane.
  • Tanging isang hindi nagamit na I/O lane sa address at command bank ang maaaring maglaman ng mga pin ng data.

Talahanayan 4. Pangkalahatang Pin Constraints

Uri ng Signal	Pagpigil
Data Strobe	Ang lahat ng signal na kabilang sa isang DQ group ay dapat na nasa parehong I/O lane.
Data	Ang mga kaugnay na DQ pin ay dapat na nasa parehong I/O lane. Para sa mga protocol na hindi sumusuporta sa bidirectional na mga linya ng data, ang mga read signal ay dapat na nakagrupo nang hiwalay sa mga write signal.
Address at Utos	Ang mga address at Command pin ay dapat na nasa mga paunang natukoy na lokasyon sa loob ng isang I/O sub-bank.

Tandaan: Para sa mas detalyadong impormasyon ng pin, sumangguni sa Intel Agilex FPGA EMIF IP Pin at Resource Planning na seksyon sa kabanata na partikular sa protocol para sa iyong external memory protocol, sa External Memory Interfaces Intel Agilex FPGA IP User Guide.

• Tiyakin na ang mga pin para sa isang ibinigay na interface ng panlabas na memorya ay nasa loob ng parehong hilera ng I/O.
• Ang mga interface na sumasaklaw sa maraming bangko ay dapat matugunan ang mga sumusunod na kinakailangan:
  • Ang mga bangko ay dapat na magkatabi. Para sa impormasyon sa mga katabing bangko, sumangguni sa EMIF Architecture: I/O Bank na paksa sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
• Ang lahat ng address at command at nauugnay na mga pin ay dapat na nasa loob ng isang subbank.
• Ang address at command at data pin ay maaaring magbahagi ng isang sub-bank sa ilalim ng mga sumusunod na kundisyon:
  • Ang address at command at data pin ay hindi maaaring magbahagi ng I/O lane.
  • Tanging isang hindi nagamit na I/O lane sa address at command bank ang maaaring maglaman ng mga pin ng data.

Pagbuo ng Disenyo Halample gamit ang TG Configuration Option

Ang nabuong disenyo ng EMIF halampKasama sa le ang isang traffic generator block (TG). Bilang default, ang disenyo halampGumagamit si le ng isang simpleng TG block (altera_tg_avl) na maaari lamang i-reset upang muling ilunsad ang isang hard-coded na pattern ng trapiko. Kung kinakailangan, maaari mong piliing paganahin ang isang configurable traffic generator (TG2) sa halip. Sa configurable traffic generator (TG2) (altera_tg_avl_2), maaari mong i-configure ang pattern ng trapiko sa real time sa pamamagitan ng mga control register—ibig sabihin hindi mo kailangang i-compile muli ang disenyo para baguhin o ilunsad muli ang pattern ng trapiko. Ang generator ng trapiko na ito ay nagbibigay ng mahusay na kontrol sa uri ng trapiko na ipinapadala nito sa interface ng kontrol ng EMIF. Bukod pa rito, nagbibigay ito ng mga rehistro ng katayuan na naglalaman ng detalyadong impormasyon ng pagkabigo.

Paganahin ang Traffic Generator sa isang Disenyo Halample

Maaari mong paganahin ang na-configure na generator ng trapiko mula sa tab na Diagnostics sa editor ng parameter ng EMIF. Upang paganahin ang na-configure na generator ng trapiko, i-on ang Gamitin ang na-configure na generator ng trapiko ng Avalon 2.0 sa tab na Diagnostics.

Larawan 6.

• Maaari mong piliing huwag paganahin ang default na pattern ng trapiko stage o ang trapikong na-configure ng gumagamit stage, ngunit dapat mayroon kang kahit isa man langtage pinagana. Para sa impormasyon sa mga stages, sumangguni sa Default Traffic Pattern at User-configured Traffic Pattern sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
• Nalalapat lang ang parameter ng tagal ng pagsubok ng TG2 sa default na pattern ng trapiko. Maaari kang pumili ng tagal ng pagsubok na maikli, katamtaman, o walang katapusan.
• maaari kang pumili ng alinman sa dalawang halaga para sa parameter ng TG2 Configuration Interface Mode:
  • JTAG: Nagbibigay-daan sa paggamit ng GUI sa system console. Para sa karagdagang impormasyon, sumangguni sa Traffic Generator Configuration Interface sa External Memory Interfaces Intel Agilex FPGA IP User Guide.
  • I-export: Nagbibigay-daan sa paggamit ng custom na RTL logic upang kontrolin ang pattern ng trapiko.

Gamit ang Disenyo Halampgamit ang EMIF Debug Toolkit

Bago ilunsad ang EMIF Debug Toolkit, tiyaking na-configure mo ang iyong device gamit ang isang programming file na pinagana ang EMIF Debug Toolkit. Upang ilunsad ang EMIF Debug Toolkit, sundin ang mga hakbang na ito:

1. Sa software ng Intel Quartus Prime, buksan ang System Console sa pamamagitan ng pagpili sa Tools ➤ System Debugging Tools ➤ System Console.
2. [Laktawan ang hakbang na ito kung bukas na ang iyong proyekto sa software ng Intel Quartus Prime.] Sa System Console, i-load ang SRAM object file (.sof) kung saan mo na-program ang board (tulad ng inilarawan sa Mga Kinakailangan para sa Paggamit ng EMIF Debug Toolkit, sa External Memory Interfaces Intel Agilex FPGA IP User Guide).
3. Pumili ng mga pagkakataong i-debug.
4. Piliin ang EMIF Calibration Debug Toolkit para sa EMIF calibration debugging, gaya ng inilarawan sa Pagbuo ng Design Exampgamit ang Calibration Debug Option. Bilang kahalili, piliin ang EMIF TG Configuration Toolkit para sa pag-debug ng generator ng trapiko, gaya ng inilarawan sa Pagbuo ng isang Design Example gamit ang TG Configuration Option.
5. I-click ang Buksan ang Toolkit upang buksan ang pangunahing view ng EMIF Debug Toolkit.
6. Kung maraming instance ng EMIF sa naka-program na disenyo, piliin ang column (path sa JTAG master) at memory interface ID ng halimbawa ng EMIF kung saan i-activate ang toolkit.
7. I-click ang I-activate ang Interface upang payagan ang toolkit na basahin ang mga parameter ng interface at katayuan ng pagkakalibrate.
8. Dapat mong i-debug ang isang interface sa isang pagkakataon; samakatuwid, upang kumonekta sa isa pang interface sa disenyo, kailangan mo munang i-deactivate ang kasalukuyang interface.

Ang mga sumusunod ay exampkaunting mga ulat mula sa EMIF Calibration Debug Toolkit at EMIF TG Configuration Toolkit:, ayon sa pagkakabanggit.

Tandaan: Para sa mga detalye sa pag-debug ng pagkakalibrate, sumangguni sa Pag-debug gamit ang External Memory Interface Debug Toolkit, sa External Memory Interfaces Intel Agilex FPGA IP User Guide.

Tandaan: Para sa mga detalye sa pag-debug ng generator ng trapiko, sumangguni sa Traffic Generator Configuration User Interface, sa External Memory Interfaces Intel Agilex FPGA IP User Guide.

Disenyo HalampPaglalarawan para sa Mga Interface ng External Memory Intel Agilex FPGA IP

Kapag nag-parameter ka at bumuo ng iyong EMIF IP, maaari mong tukuyin na ang system ay lumikha ng mga direktoryo para sa simulation at synthesis file set, at bumuo ng file awtomatikong nagtatakda. Kung pipiliin mo ang Simulation o Synthesis sa ilalim ng Halample Disenyo Files sa Halample Designs tab, ang system ay lumilikha ng kumpletong simulation file set o isang kumpletong synthesis file itakda, alinsunod sa iyong pinili.

Disenyo ng Synthesis Halample
Ang disenyo ng synthesis halampAng le ay naglalaman ng mga pangunahing bloke na ipinapakita sa figure sa ibaba.

• Isang traffic generator, na isang synthesizable Avalon®-MM example driver na nagpapatupad ng pseudo-random na pattern ng mga pagbabasa at pagsusulat sa isang parameterized na bilang ng mga address. Sinusubaybayan din ng generator ng trapiko ang data na nabasa mula sa memorya upang matiyak na tumutugma ito sa nakasulat na data at iginiit ang pagkabigo kung hindi man.
• Isang halimbawa ng memory interface, na kinabibilangan ng:
  • Isang memory controller na nagmo-moderate sa pagitan ng Avalon-MM interface at ng AFI interface.
  • Ang PHY, na nagsisilbing interface sa pagitan ng memory controller at external memory device upang magsagawa ng mga operasyon sa pagbasa at pagsulat.

Larawan 7. Disenyo ng Synthesis Halample

Tandaan: Kung ang isa o higit pa sa PLL Sharing Mode, DLL Sharing Mode, o OCT Sharing Mode na mga parameter ay nakatakda sa anumang value maliban sa No Sharing, ang synthesis design exampMaglalaman ang le ng dalawang traffic generator/memory interface instance. Ang dalawang traffic generator/memory interface instance ay nauugnay lamang sa pamamagitan ng shared PLL/DLL/OCTconnections gaya ng tinukoy ng mga setting ng parameter. Ang traffic generator/memory interface instance ay nagpapakita kung paano ka makakagawa ng mga ganoong koneksyon sa sarili mong mga disenyo.

Disenyo ng Simulation Halample
Ang disenyo ng simulation halampAng le ay naglalaman ng mga pangunahing bloke na ipinapakita sa sumusunod na figure.

• Isang halimbawa ng disenyo ng synthesis halample. Gaya ng inilarawan sa nakaraang seksyon, ang synthesis design halampAng le ay naglalaman ng generator ng trapiko, bahagi ng pagkakalibrate, at isang halimbawa ng interface ng memorya. Ang mga bloke na ito ay default sa abstract simulation model kung saan naaangkop para sa mabilis na simulation.
• Isang memory model, na gumaganap bilang isang generic na modelo na sumusunod sa mga detalye ng memory protocol. Kadalasan, ang mga vendor ng memorya ay nagbibigay ng mga modelo ng simulation para sa kanilang mga partikular na bahagi ng memory na maaari mong i-download mula sa kanilang mga webmga site.
• Isang status checker, na sinusubaybayan ang mga signal ng status mula sa external memory interface IP at ang traffic generator, upang magsenyas ng pangkalahatang pass o fail na kundisyon.

Larawan 10. Disenyo ng Simulation Halample

Example Tab na Interface ng Designs
Kasama sa editor ng parameter ang isang Halample Designs tab na nagbibigay-daan sa iyong i-parameter at bumuo ng iyong disenyo halamples.

External Memory Interfaces Intel Agilex FPGA IP Design Halample User Guide Archives

Ang mga bersyon ng IP ay pareho sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, may bagong IP versioning scheme ang mga IP. Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.

IP Core na Bersyon	Gabay sa Gumagamit
2.4.0	External Memory Interfaces Intel Agilex FPGA IP Design Halample User Guide Archives
2.3.0	External Memory Interfaces Intel Agilex FPGA IP Design Halample User Guide Archives
2.3.0	External Memory Interfaces Intel Agilex FPGA IP Design Halample User Guide Archives
2.1.0	External Memory Interfaces Intel Agilex FPGA IP Design Halample User Guide Archives
19.3	External Memory Interfaces Intel Agilex FPGA IP Design Halample User Guide Archives

Kasaysayan ng Pagbabago ng Dokumento para sa Mga Interface ng External Memory Intel Agilex FPGA IP Design Halample Gabay sa Gumagamit

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
2021.06.21	21.2	2.4.2	Sa Disenyo Halampang Mabilis na Pagsisimula kabanata: • Nagdagdag ng tala sa Pag-compile at Pagprograma ng Intel Agilex EMIF Design Example paksa. • Binago ang pamagat ng Pagbuo ng Disenyo Halampgamit ang Calibration Debug Option paksa. • Idinagdag ang Pagbuo ng Disenyo Halample gamit ang TG Configuration Option at Paganahin ang Traffic Generator sa isang Disenyo Halample mga paksa. • Binago ang mga hakbang 2, 3, at 4, nag-update ng ilang figure, at nagdagdag ng tala, sa Gamit ang Disenyo Halampgamit ang EMIF Debug Toolkit paksa.
2021.03.29	21.1	2.4.0	Sa Disenyo Halampang Mabilis na Pagsisimula kabanata: • Nagdagdag ng tala sa Pagbuo ng Synthesizable EMIF Design Halample at Pagbuo ng EMIF Design Halample para sa Simulation mga paksa. • Na-update ang File Structure diagram sa Pagbuo ng EMIF Design Halample para sa Simulation paksa.
2020.12.14	20.4	2.3.0	Sa Disenyo Halampang Mabilis na Pagsisimula kabanata, ginawa ang mga sumusunod na pagbabago: • Na-update ang Pagbuo ng Synthesizable EMIF Design Halample paksa upang isama ang mga multi-EMIF na disenyo. • Na-update ang figure para sa hakbang 3, sa Pagbuo ng EMIF Design Halample para sa Simulation paksa.
2020.10.05	20.3	2.3.0	Sa Disenyo Halampang Gabay sa Mabilis na Pagsisimula kabanata, ginawa ang mga sumusunod na pagbabago: • Sa Paglikha ng isang EMIF Project, na-update ang larawan sa hakbang 6. • Sa Pagbuo ng Synthesizable EMIF Design Halample, na-update ang figure sa hakbang 3. • Sa Pagbuo ng EMIF Design Halample para sa Simulation, na-update ang figure sa hakbang 3. • Sa Simulation Versus Hardware Implementation, nagwasto ng menor de edad na typo sa pangalawang talahanayan. • Sa Gamit ang Disenyo Halampgamit ang EMIF Debug Toolkit, binago ang hakbang 6, idinagdag ang mga hakbang 7 at 8.
nagpatuloy...

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
2020.04.13	20.1	2.1.0	• Nasa Tungkol sa kabanata, binago ang talahanayan sa Impormasyon sa Paglabas paksa. • Nasa Disenyo Halampang Gabay sa Mabilis na Pagsisimula kabanata: — Binago ang hakbang 7 at ang nauugnay na larawan, sa Pagbuo ng Synthesizable EMIF Design Halample paksa. — Binago ang Pagbuo ng Disenyo Halample gamit ang Debug Option paksa. — Binago ang Gamit ang Disenyo Halampgamit ang EMIF Debug Toolkit paksa.
2019.12.16	19.4	2.0.0	• Nasa Disenyo Halampang Mabilis na Pagsisimula kabanata: — Na-update ang paglalarawan sa hakbang 6 ng Paglikha ng isang EMIF Project paksa. — Na-update ang paglalarawan sa hakbang 4 ng Pagbuo ng Synthesizable EMIF Design Halample paksa. — Na-update ang paglalarawan sa hakbang 4 ng Pagbuo ng EMIF Design Halample para sa Simulation paksa. — Binago ang hakbang 5 sa Pagbuo ng EMIF Design Halample para sa Simulation paksa. — Binago ang Pangkalahatang Mga Alituntunin sa Pin at Mga Katabing Bangko mga seksyon ng Pin Placement para sa Intel Agilex EMIF IP paksa.
2019.10.18	19.3		• Nasa Paglikha ng isang EMIF Project paksa, na-update ang larawan sa punto 6. • Nasa Pagbuo at Pag-configure ng EMIF IP paksa, na-update ang figure sa hakbang 1. • Sa talahanayan sa Mga Alituntunin sa Editor ng Parameter ng Intel Agilex EMIF paksa, binago ang paglalarawan para sa Lupon tab. • Nasa Pagbuo ng Synthesizable EMIF Design Halample at Pagbuo ng EMIF Design Halample para sa Simulation mga paksa, na-update ang larawan sa hakbang 3 ng bawat paksa. • Nasa Pagbuo ng EMIF Design Halample para sa Simulation paksa, na-update ang Binuo ng Simulation Design Halample File Istruktura figure at binago ang note kasunod ng figure. • Nasa Pagbuo ng Synthesizable EMIF Design Halample paksa, nagdagdag ng isang hakbang at isang figure para sa maramihang mga interface.
2019.07.31	19.2	1.2.0	• Idinagdag Tungkol sa External Memory Interfaces Intel Agilex FPGA IP kabanata at Impormasyon sa Paglabas. • Na-update na mga petsa at mga numero ng bersyon. • Minor na pagpapahusay sa Disenyo ng Synthesis Halample pigura sa Disenyo ng Synthesis Halample paksa.
2019.04.02	19.1		• Paunang paglabas.

Kasaysayan ng Pagbabago ng Dokumento para sa Mga Interface ng External Memory Intel Agilex FPGA IP Design Halample Gabay sa Gumagamit

Mga Dokumento / Mga Mapagkukunan

intel UG-20219 External Memory Interfaces Intel Agilex FPGA IP Design Halample [pdf] Gabay sa Gumagamit UG-20219 External Memory Interfaces Intel Agilex FPGA IP Design Halample, UG-20219, Mga Interface ng External Memory Intel Agilex FPGA IP Design Halample, Mga Interface ng Intel Agilex FPGA IP Design Halample, Agilex FPGA IP Design Halample

Mga sanggunian

• User Manual