UG-20219 Eksterne minnegrensesnitt Intel Agilex FPGA IP-design Eksample

Om de eksterne minnegrensesnittene Intel® Agilex™ FPGA IP

Utgivelsesinformasjon

IP-versjoner er de samme som Intel® Quartus® Prime Design Suite programvareversjoner opp til v19.1. Fra Intel Quartus Prime Design Suite-programvareversjon 19.2 eller nyere har IP-kjerner et nytt IP-versjonssystem. IP-versjonsskjemaet (XYZ)-nummeret endres fra en programvareversjon til en annen. En endring i:

• X indikerer en større revisjon av IP. Hvis du oppdaterer Intel Quartus Prime-programvaren, må du regenerere IP-en.
• Y indikerer at IP-en inkluderer nye funksjoner. Regenerer IP-en din for å inkludere disse nye funksjonene.
• Z indikerer at IP-en inkluderer mindre endringer. Regenerer IP-en din for å inkludere disse endringene.
  

  Punkt	Beskrivelse
  IP-versjon	2.4.2
  Intel Quartus Prime	21.2
  Utgivelsesdato	2021.06.21

Design Eksample Hurtigstartguide for eksterne minnegrensesnitt Intel Agilex™ FPGA IP

Et automatisert design eksample flow er tilgjengelig for Intel Agilex™ eksterne minnegrensesnitt. The Generate Example Designs-knappen på ExampI kategorien Designs kan du spesifisere og generere syntese- og simuleringsdesign f.eksample file sett som du kan bruke til å validere din EMIF IP. Du kan generere et design f.eksample som samsvarer med Intel FPGA-utviklingssettet, eller for en hvilken som helst EMIF IP som du genererer. Du kan bruke designet eksample for å hjelpe din evaluering, eller som et utgangspunkt for ditt eget system.

Generell design Eksample Arbeidsflyter

Opprette et EMIF-prosjekt

For Intel Quartus Prime-programvareversjon 17.1 og nyere må du opprette et Intel Quartus Prime-prosjekt før du genererer EMIF IP og designeks.ample.

1. Start Intel Quartus Prime-programvaren og velg File ➤ Ny prosjektveiviser. Klikk Neste. Design Eksample Hurtigstartguide for eksterne minnegrensesnitt Intel Agilex™ FPGA IP
2. Angi en katalog ( ), et navn på Intel Quartus Prime-prosjektet ( ), og et designenhetsnavn på toppnivå ( ) som du vil opprette. Klikk Neste.
3. Bekreft at Empty Project er valgt. Klikk Neste to ganger.
4. Under Familie velger du Intel Agilex.
5. Under Navnefilter skriver du inn enhetens delenummer.
6. Under Tilgjengelige enheter velger du riktig enhet.
7. Klikk Fullfør.

Generering og konfigurering av EMIF IP

De følgende trinnene illustrerer hvordan du genererer og konfigurerer EMIF IP. Denne gjennomgangen skaper et DDR4-grensesnitt, men trinnene er like for andre protokoller. (Disse trinnene følger IP-katalogen (frittstående) flyten; hvis du velger å bruke plattformdesigneren (system) flyten i stedet, er trinnene like.)

1. I IP Catalog-vinduet velger du External Memory Interfaces Intel Agilex FPGA IP. (Hvis IP-katalogvinduet ikke er synlig, velg View ➤ IP-katalog.)
2. I IP Parameter Editor, oppgi et enhetsnavn for EMIF IP (navnet du oppgir her blir file navn for IP) og spesifiser en katalog. Klikk på Opprett.
3. Parametereditoren har flere faner der du må konfigurere parametere for å gjenspeile EMIF-implementeringen din.

Intel Agilex EMIF Parameter Editor Retningslinjer
Dette emnet gir veiledning på høyt nivå for parameterisering av fanene i Intel Agilex EMIF IP-parameterredigering.

Tabell 1. Retningslinjer for EMIF-parameterredigering

Parameter Editor Tab	Retningslinjer
General	Sørg for at følgende parametere er angitt riktig: • Hastighetskarakteren for enheten. • Minnets klokkefrekvens. • PLL-referanseklokkefrekvensen.
Hukommelse	• Se dataarket for minneenheten for å angi parameterne på Hukommelse fanen. • Du bør også angi en spesifikk plassering for ALERT#-pinnen. (Gjelder kun DDR4-minneprotokoll.)
Mem I/O	• For innledende prosjektundersøkelser kan du bruke standardinnstillingene på Mem I/O fanen. • For avansert designvalidering bør du utføre bordsimulering for å utlede optimale termineringsinnstillinger.
FPGA I/O	• For innledende prosjektundersøkelser kan du bruke standardinnstillingene på FPGA I/O fanen. • For avansert designvalidering bør du utføre bordsimulering med tilhørende IBIS-modeller for å velge passende I/O-standarder.
Mem Timing	• For innledende prosjektundersøkelser kan du bruke standardinnstillingene på Mem Timing fanen. • For avansert designvalidering bør du angi parametere i henhold til minneenhetens dataark.
Kontroller	Still inn kontrollerparametrene i henhold til ønsket konfigurasjon og oppførsel for minnekontrolleren.
Diagnostikk	Du kan bruke parametrene på Diagnostikk fanen for å hjelpe til med å teste og feilsøke minnegrensesnittet.
Example Designs	De Example Designs fanen lar deg generere design f.eksamples for syntese og for simulering. Det genererte designet eksample er et komplett EMIF-system som består av EMIF IP og en driver som genererer tilfeldig trafikk for å validere minnegrensesnittet.

For detaljert informasjon om individuelle parametere, se det aktuelle kapittelet for din minneprotokoll i External Memory Interfaces Intel Agilex FPGA IP User Guide.

Generering av det syntetiserbare EMIF-designet Eksample

For Intel Agilex-utviklingssettet er det tilstrekkelig å la de fleste av Intel Agilex EMIF IP-innstillingene være på standardverdiene. For å generere det syntetiserbare designet f.eksample, følg disse trinnene:

1. På Exampi kategorien Designs, sørg for at Synthesis-boksen er merket av.
   • Hvis du implementerer enkeltgrensesnitt, f.eksamplen design, konfigurer EMIF IP og klikk File➤ Lagre for å lagre gjeldende innstilling i brukerens IP-variant file ( .ip).
     • Hvis du implementerer en eksample design med flere grensesnitt, spesifiser Antall IP-er til ønsket antall grensesnitt. Du kan se det totale antallet EMIF-IDer det samme som det valgte antallet IP-er. Følg disse trinnene for å konfigurere hvert grensesnitt:
   •  Velg Cal-IP for å spesifisere tilkoblingen av grensesnittet til Calibration IP.
   • Konfigurer EMIF IP tilsvarende i alle Parameter Editor-fanene.
   • Gå tilbake til eksample Design-fanen og klikk Capture på ønsket EMIF ID.
   • Gjenta trinn a til c for alle EMIF-ID.
   • Du kan klikke på Clear-knappen for å fjerne de fangede parameterne og gjenta trinn a til c for å gjøre endringer i EMIF IP.
   • Klikk File➤ Lagre for å lagre gjeldende innstilling i brukerens IP-variant file ( .ip).
2. Klikk Generer eksample Design i øvre høyre hjørne av vinduet.
3. Spesifiser en katalog for EMIF-designet, f.eksample og klikk OK. Vellykket generering av EMIF-designet eksample lager følgende filesatt under en qii-katalog.
4. Klikk File ➤ Avslutt for å gå ut av IP Parameter Editor Pro-vinduet. Systemet spør: Nylige endringer er ikke generert. Generere nå? Klikk Nei for å fortsette med neste flyt.
5. For å åpne eksenampfor design, klikk File ➤ Åpne Project, og naviger til /ample_name>/qii/ed_synth.qpf og klikk Åpne.
   Note: For informasjon om kompilering og programmering av design eksample, referer til
   Kompilere og programmere Intel Agilex EMIF Design Example.

Figur 4. Generert syntetiserbar design Eksample File Struktur

For informasjon om å konstruere et system med to eller flere eksterne minnegrensesnitt, se Opprette et designeksampmed flere EMIF-grensesnitt, i brukerveiledningen for eksterne minnegrensesnitt Intel Agilex FPGA IP. For informasjon om feilsøking av flere grensesnitt, se Aktivere EMIF Toolkit i en eksisterende design, i External Memory Interfaces Intel Agilex FPGA IP User Guide.

Note: Hvis du ikke merker av for Simulering eller Syntese, inneholder målkatalogen kun plattformdesigner files, som ikke kan kompileres av Intel Quartus Prime-programvaren direkte, men som du kan view eller rediger i plattformdesigneren. I denne situasjonen kan du kjøre følgende kommandoer for å generere syntese og simulering file sett.

• For å lage et kompilerbart prosjekt må du kjøre quartus_sh -t make_qii_design.tclscript i målkatalogen.
• For å lage et simuleringsprosjekt må du kjøre quartus_sh -t make_sim_design.tcl-skriptet i målkatalogen.

Note: Hvis du har generert et design f.eksample og deretter gjøre endringer i den i parametereditoren, må du regenerere designet f.eksample for å se endringene implementert. Det nygenererte designet eksample overskriver ikke eksisterende design eksample files.

Generering av EMIF Design Example for simulering

For Intel Agilex-utviklingssettet er det tilstrekkelig å la de fleste av Intel Agilex EMIF IP-innstillingene være på standardverdiene. For å generere designet eksample for simulering, følg disse trinnene:

1. På Exampi kategorien Design, sørg for at det er merket av for Simulering. Velg også ønsket Simulation HDL-format, enten Verilog eller VHDL.
2. Konfigurer EMIF IP og klikk File ➤ Lagre for å lagre gjeldende innstilling i brukerens IP-variant file ( .ip).
3. Klikk Generer eksample Design i øvre høyre hjørne av vinduet.
4. Spesifiser en katalog for EMIF-designet, f.eksample og klikk OK. Vellykket generering av EMIF-designet eksample lager flere file sett for ulike støttede simulatorer, under en sim/ed_sim-katalog.
5. Klikk File ➤ Avslutt for å gå ut av IP Parameter Editor Pro-vinduet. Systemet spør: Nylige endringer er ikke generert. Generere nå? Klikk Nei for å fortsette med neste flyt.

Generert simuleringsdesign Eksample File Struktur

Note: De eksterne minnegrensesnittene Intel Agilex FPGA IP støtter for øyeblikket bare VCS-, ModelSim/QuestaSim- og Xcelium-simulatorene. Ytterligere simulatorstøtte er planlagt i fremtidige utgivelser.

Note: Hvis du ikke merker av for Simulering eller Syntese, inneholder målkatalogen kun plattformdesigner files, som ikke kan kompileres av Intel Quartus Prime-programvaren direkte, men som du kan view eller rediger i plattformdesigneren. I denne situasjonen kan du kjøre følgende kommandoer for å generere syntese og simulering file sett.

• For å lage et kompilerbart prosjekt, må du kjøre quartus_sh -t make_qii_design.tcl-skriptet i målkatalogen.
• For å lage et simuleringsprosjekt må du kjøre quartus_sh -t make_sim_design.tcl-skriptet i målkatalogen.

Note: Hvis du har generert et design f.eksample og deretter gjøre endringer i den i parametereditoren, må du regenerere designet f.eksample for å se endringene implementert. Det nygenererte designet eksample overskriver ikke eksisterende design eksample files.

Simulering versus maskinvareimplementering
For simulering av eksternt minnegrensesnitt kan du velge enten hopp over kalibrering eller full kalibrering på Diagnostikk-fanen under IP-generering.

EMIF-simuleringsmodeller
Denne tabellen sammenligner egenskapene til modellene for hoppekalibrering og fullkalibrering.

Tabell 2. EMIF-simuleringsmodeller: Hopp over kalibrering versus full kalibrering

Hopp over kalibrering	Full kalibrering
Simulering på systemnivå med fokus på brukerlogikk.	Minnegrensesnittsimulering med fokus på kalibrering.
Detaljer om kalibrering fanges ikke opp.	Fanger alle stage av kalibrering.
Har mulighet til å lagre og hente data.	Inkluderer utjevning, skråstilling per bit osv.
Representerer nøyaktig effektivitet.
Vurderer ikke brettskjevhet.

RTL-simulering versus maskinvareimplementering
Denne tabellen fremhever viktige forskjeller mellom EMIF-simulering og maskinvareimplementering.

Tabell 3. EMIF RTL-simulering versus maskinvareimplementering

RTL Simulering	Maskinvareimplementering
Nios® initialisering og kalibreringskode utføres parallelt.	Nios initialisering og kalibreringskode kjøres sekvensielt.
Grensesnitt hevder cal_done-signal samtidig i simulering.	Montøroperasjoner bestemmer rekkefølgen for kalibrering, og grensesnitt hevder ikke cal_done samtidig.

Du bør kjøre RTL-simuleringer basert på trafikkmønstre for designens applikasjon. Merk at RTL-simulering ikke modellerer PCB-sporingsforsinkelser som kan forårsake avvik i latens mellom RTL-simulering og maskinvareimplementering.

 Simulering av eksternt minnegrensesnitt IP med ModelSim
Denne prosedyren viser hvordan du simulerer EMIF-designet, f.eksample.

1. Start Mentor Graphics* ModelSim-programvaren og velg File ➤ Endre katalog. Naviger til sim/ed_sim/mentor-katalogen i det genererte designet f.eksample mappe.
2. Kontroller at transkripsjonsvinduet vises nederst på skjermen. Hvis transkripsjonsvinduet ikke er synlig, vis det ved å klikke View ➤ Avskrift.
3. Kjør kilden msim_setup.tcl i transkripsjonsvinduet.
4. Etter at kilden msim_setup.tcl er ferdig å kjøre, kjører du ld_debug i Transcript-vinduet.
5. Etter at ld_debug er ferdig å kjøre, kontrollerer du at objektvinduet vises. Hvis objektvinduet ikke er synlig, viser du det ved å klikke View ➤ Objekter.
6. I objektvinduet velger du signalene du vil simulere ved å høyreklikke og velge Legg til bølge.
7. Etter at du er ferdig med å velge signalene for simulering, utfør run -all i Transcript-vinduet. Simuleringen pågår til den er fullført.
8. Hvis simuleringen ikke er synlig, klikk View ➤ Bølge.

Pinplassering for Intel Agilex EMIF IP
Dette emnet gir retningslinjer for plassering av pinner.

Overview
Intel Agilex FPGA-er har følgende struktur:

• Hver enhet inneholder opptil 8 I/O-banker.
• Hver I/O-bank inneholder 2 under-I/O-banker.
• Hver sub-I/O-bank inneholder 4 baner.
• Hver bane inneholder 12 I/O-pinner (GPIO) for generell bruk.

Generelle pin-retningslinjer
Følgende er generelle pin-retningslinjer.

Note: For mer detaljert pininformasjon, se Intel Agilex FPGA EMIF IP-pinne- og ressursplanlegging-delen i det protokollspesifikke kapittelet for din eksterne minneprotokoll, i Eksterne minnegrensesnitt Intel Agilex FPGA IP User Guide.

• Sørg for at pinnene for et gitt eksternt minnegrensesnitt ligger innenfor samme I/O-rad.
• Grensesnitt som spenner over flere banker må oppfylle følgende krav:
  •  Bankene må ligge ved siden av hverandre. For informasjon om tilstøtende banker, se emnet EMIF Architecture: I/O Bank i External Memory Interfaces Intel Agilex FPGA IP User Guide.
•  Alle adresser og kommandoer og tilhørende pinner må ligge innenfor en enkelt underbank.
• Adresse- og kommando- og datapinner kan dele en underbank under følgende forhold:
  • Adresse- og kommando- og datapinner kan ikke dele en I/O-bane.
  • Bare en ubrukt I/O-bane i adresse- og kommandobanken kan inneholde datapinner.

Tabell 4. Generelle pin-begrensninger

Signaltype	Begrensning
Data Strobe	Alle signaler som tilhører en DQ-gruppe må ligge i samme I/O-bane.
Data	Relaterte DQ-pinner må ligge i samme I/O-bane. For protokoller som ikke støtter toveis datalinjer, bør lesesignaler grupperes separat fra skrivesignaler.
Adresse og kommando	Adresse- og kommandopinner må ligge på forhåndsdefinerte steder i en I/O-underbank.

Note: For mer detaljert pininformasjon, se Intel Agilex FPGA EMIF IP-pinne- og ressursplanlegging-delen i det protokollspesifikke kapittelet for din eksterne minneprotokoll, i Eksterne minnegrensesnitt Intel Agilex FPGA IP User Guide.

• Sørg for at pinnene for et gitt eksternt minnegrensesnitt ligger innenfor samme I/O-rad.
• Grensesnitt som spenner over flere banker må oppfylle følgende krav:
  • Bankene må ligge ved siden av hverandre. For informasjon om tilstøtende banker, se emnet EMIF Architecture: I/O Bank i External Memory Interfaces Intel Agilex FPGA IP User Guide.
• Alle adresser og kommandoer og tilhørende pinner må ligge innenfor en enkelt underbank.
• Adresse- og kommando- og datapinner kan dele en underbank under følgende forhold:
  • Adresse- og kommando- og datapinner kan ikke dele en I/O-bane.
  • Bare en ubrukt I/O-bane i adresse- og kommandobanken kan inneholde datapinner.

Generering av et designeksample med TG-konfigurasjonsalternativet

Den genererte EMIF-designen eksampLe inkluderer en trafikkgeneratorblokk (TG). Som standard er designet eksample bruker en enkel TG-blokk (altera_tg_avl) som bare kan tilbakestilles for å restarte et hardkodet trafikkmønster. Om nødvendig kan du velge å aktivere en konfigurerbar trafikkgenerator (TG2) i stedet. I den konfigurerbare trafikkgeneratoren (TG2) (altera_tg_avl_2), kan du konfigurere trafikkmønsteret i sanntid gjennom kontrollregistre – noe som betyr at du ikke trenger å rekompilere designet for å endre eller restarte trafikkmønsteret. Denne trafikkgeneratoren gir fin kontroll over typen trafikk som den sender på EMIF-kontrollgrensesnittet. I tillegg gir den statusregistre som inneholder detaljert feilinformasjon.

Aktivering av trafikkgeneratoren i et designeksample

Du kan aktivere den konfigurerbare trafikkgeneratoren fra Diagnostikk-fanen i EMIF-parametereditoren. For å aktivere den konfigurerbare trafikkgeneratoren, slå på Bruk konfigurerbar Avalon trafikkgenerator 2.0 på Diagnostikk-fanen.

Figur 6.

• Du kan velge å deaktivere standard trafikkmønstertage eller den brukerkonfigurerte trafikkentage, men du må ha minst en stage aktivert. For informasjon om disse stages, se Standard trafikkmønster og brukerkonfigurert trafikkmønster i brukerveiledningen for eksterne minnegrensesnitt for Intel Agilex FPGA IP.
• TG2-testvarighetsparameteren gjelder bare for standard trafikkmønster. Du kan velge en testvarighet på kort, middels eller uendelig.
• Du kan velge en av to verdier for parameteren TG2 Configuration Interface Mode:
  • JTAG: Tillater bruk av en GUI i systemkonsollen. For mer informasjon, se Traffic Generator Configuration Interface i External Memory Interfaces Intel Agilex FPGA IP User Guide.
  • Eksport: Tillater bruk av tilpasset RTL-logikk for å kontrollere trafikkmønsteret.

Ved å bruke designeksample med EMIF Debug Toolkit

Før du starter EMIF Debug Toolkit, sørg for at du har konfigurert enheten med en programmering file som har EMIF Debug Toolkit aktivert. Følg disse trinnene for å starte EMIF Debug Toolkit:

1. I Intel Quartus Prime-programvaren åpner du systemkonsollen ved å velge Verktøy ➤ Systemfeilsøkingsverktøy ➤ Systemkonsoll.
2. [Hopp over dette trinnet hvis prosjektet ditt allerede er åpent i Intel Quartus Prime-programvaren.] Last inn SRAM-objektet i systemkonsollen file (.sof) som du programmerte kortet med (som beskrevet i Forutsetninger for bruk av EMIF Debug Toolkit, i External Memory Interfaces Intel Agilex FPGA IP User Guide).
3. Velg forekomster som skal feilsøkes.
4. Velg EMIF Calibration Debug Toolkit for EMIF-kalibreringsfeilsøking, som beskrevet i Generere et designeks.ample med alternativet Kalibreringsfeilsøking. Alternativt kan du velge EMIF TG Configuration Toolkit for trafikkgeneratorfeilsøking, som beskrevet i Generering av et designeks.ample med TG-konfigurasjonsalternativet.
5. Klikk Åpne verktøysett for å åpne hovedmenyen view av EMIF Debug Toolkit.
6. Hvis det er flere EMIF-forekomster i det programmerte designet, velg kolonnen (sti til JTAG master) og minnegrensesnitt-ID for EMIF-forekomsten som verktøysettet skal aktiveres for.
7. Klikk på Aktiver grensesnitt for å la verktøysettet lese grensesnittparametere og kalibreringsstatus.
8. Du må feilsøke ett grensesnitt om gangen; derfor, for å koble til et annet grensesnitt i designet, må du først deaktivere gjeldende grensesnitt.

Følgende er eksamples av rapporter fra henholdsvis EMIF Calibration Debug Toolkit og EMIF TG Configuration Toolkit:.

Note: For detaljer om kalibreringsfeilsøking, se Feilsøking med External Memory Interface Debug Toolkit, i External Memory Interfaces Intel Agilex FPGA IP User Guide.

Note: For detaljer om trafikkgenerator-feilsøking, se Traffic Generator Configuration User Interface, i External Memory Interfaces Intel Agilex FPGA IP User Guide.

Design Eksample Beskrivelse for eksterne minnegrensesnitt Intel Agilex FPGA IP

Når du parameteriserer og genererer din EMIF IP, kan du spesifisere at systemet oppretter kataloger for simulering og syntese file sett, og generer file stilles inn automatisk. Hvis du velger Simulering eller Syntese under Eksample Design Files på ExampI kategorien Designs lager systemet en komplett simulering file sett eller en fullstendig syntese file satt, i samsvar med ditt valg.

Syntesedesign Eksample
Syntesedesignet eksample inneholder hovedblokkene vist i figuren nedenfor.

• En trafikkgenerator, som er en syntetiserbar Avalon®-MM eksampen driver som implementerer et pseudo-tilfeldig mønster av lesing og skriving til et parameterisert antall adresser. Trafikkgeneratoren overvåker også dataene som leses fra minnet for å sikre at de samsvarer med de skrevne dataene og påstår en feil ellers.
• En forekomst av minnegrensesnittet, som inkluderer:
  • En minnekontroller som modererer mellom Avalon-MM-grensesnittet og AFI-grensesnittet.
  • PHY, som fungerer som et grensesnitt mellom minnekontrolleren og eksterne minneenheter for å utføre lese- og skriveoperasjoner.

Figur 7. Syntesedesign Eksample

Note: Hvis én eller flere av parameterne for PLL-delingsmodus, DLL-delingsmodus eller OCT-delingsmodus er satt til en annen verdi enn Ingen deling, vil syntesedesignet f.eks.ample vil inneholde to trafikkgenerator/minnegrensesnittforekomster. De to trafikkgenerator-/minnegrensesnittforekomstene er kun relatert til delte PLL/DLL/OCT-tilkoblinger som definert av parameterinnstillingene. Forekomstene av trafikkgenerator/minnegrensesnitt viser hvordan du kan lage slike koblinger i dine egne design.

Simuleringsdesign Eksample
Simuleringsdesignet eksample inneholder hovedblokkene vist i følgende figur.

• Et eksempel på syntesedesignet eksample. Som beskrevet i forrige avsnitt, syntesedesignet eksample inneholder en trafikkgenerator, kalibreringskomponent og en forekomst av minnegrensesnittet. Disse blokkene har som standard abstrakte simuleringsmodeller der det er hensiktsmessig for rask simulering.
• En minnemodell, som fungerer som en generisk modell som overholder minneprotokollspesifikasjonene. Minneleverandører tilbyr ofte simuleringsmodeller for deres spesifikke minnekomponenter som du kan laste ned fra deres webnettsteder.
• En statuskontroller, som overvåker statussignalene fra det eksterne minnegrensesnittet IP og trafikkgeneratoren, for å signalisere en generell bestått eller feiltilstand.

Figur 10. Simuleringsdesign Eksample

Example Designs Interface Tab
Parametereditoren inkluderer en Example Designs-fanen som lar deg parameterisere og generere design f.eksamples.

Eksterne minnegrensesnitt Intel Agilex FPGA IP-design Eksample User Guide Archives

IP-versjoner er de samme som Intel Quartus Prime Design Suite-programvareversjoner opp til v19.1. Fra Intel Quartus Prime Design Suite-programvareversjon 19.2 eller nyere har IP-er et nytt IP-versjonssystem. Hvis en IP-kjerneversjon ikke er oppført, gjelder brukerveiledningen for den forrige IP-kjerneversjonen.

IP kjerneversjon	Brukerveiledning
2.4.0	Eksterne minnegrensesnitt Intel Agilex FPGA IP-design Eksample User Guide Archives
2.3.0	Eksterne minnegrensesnitt Intel Agilex FPGA IP-design Eksample User Guide Archives
2.3.0	Eksterne minnegrensesnitt Intel Agilex FPGA IP-design Eksample User Guide Archives
2.1.0	Eksterne minnegrensesnitt Intel Agilex FPGA IP-design Eksample User Guide Archives
19.3	Eksterne minnegrensesnitt Intel Agilex FPGA IP-design Eksample User Guide Archives

Dokumentrevisjonshistorikk for eksterne minnegrensesnitt Intel Agilex FPGA IP-design Eksample brukerveiledning

Dokumentversjon	Intel Quartus Prime-versjon	IP-versjon	Endringer
2021.06.21	21.2	2.4.2	I Design Eksample Hurtigstart kapittel: • Lagt til et notat til Kompilere og programmere Intel Agilex EMIF Design Example emne. • Endret tittelen på Generering av et designeksample med alternativet Kalibreringsfeilsøking emne. • Lagt til Generering av et designeksample med TG-konfigurasjonsalternativet og Aktivering av trafikkgeneratoren i et designeksample emner. • Endret trinn 2, 3 og 4, oppdaterte flere figurer og la til en merknad i Ved å bruke designeksample med EMIF Debug Toolkit emne.
2021.03.29	21.1	2.4.0	I Design Eksample Hurtigstart kapittel: • Lagt til et notat til Generering av det syntetiserbare EMIF-designet Eksample og Generering av EMIF Design Example for simulering emner. • Oppdaterte File Strukturdiagram i Generering av EMIF Design Example for simulering emne.
2020.12.14	20.4	2.3.0	I Design Eksample Hurtigstart kapittel, gjorde følgende endringer: • Oppdaterte Generering av det syntetiserbare EMIF-designet Eksample emne for å inkludere multi-EMIF-design. • Oppdaterte figuren for trinn 3, i Generering av EMIF Design Example for simulering emne.
2020.10.05	20.3	2.3.0	I Design Eksample Hurtigstartguide kapittel, gjorde følgende endringer: • Inn Opprette et EMIF-prosjekt, oppdaterte bildet i trinn 6. • Inn Generering av det syntetiserbare EMIF-designet Eksample, oppdaterte figuren i trinn 3. • Inn Generering av EMIF Design Example for simulering, oppdaterte figuren i trinn 3. • Inn Simulering versus maskinvareimplementering, rettet en mindre skrivefeil i den andre tabellen. • Inn Ved å bruke designeksample med EMIF Debug Toolkit, endret trinn 6, lagt til trinn 7 og 8.
fortsatte...

Dokumentversjon	Intel Quartus Prime-versjon	IP-versjon	Endringer
2020.04.13	20.1	2.1.0	• I Om kapittel, endret tabellen i Utgivelsesinformasjon emne. • I Design Eksample Hurtigstartguide kapittel: — Modifisert trinn 7 og det tilhørende bildet, i Generering av det syntetiserbare EMIF-designet Eksample emne. — Endret Generering av designeksample med feilsøkingsalternativet emne. — Endret Ved å bruke designeksample med EMIF Debug Toolkit emne.
2019.12.16	19.4	2.0.0	• I Design Eksample Hurtigstart kapittel: — Oppdaterte illustrasjonen i trinn 6 i Opprette et EMIF-prosjekt emne. — Oppdaterte illustrasjonen i trinn 4 i Generering av det syntetiserbare EMIF-designet Eksample emne. — Oppdaterte illustrasjonen i trinn 4 i Generering av EMIF Design Example for simulering emne. — Endret trinn 5 i Generering av EMIF Design Example for simulering emne. — Endret Generelle pin-retningslinjer og Tilstøtende banker seksjoner av Pinplassering for Intel Agilex EMIF IP emne.
2019.10.18	19.3		• I Opprette et EMIF-prosjekt emne, oppdatert bildet med punkt 6. • I Generering og konfigurering av EMIF IP emne, oppdaterte figuren med trinn 1. • I tabellen i Intel Agilex EMIF Parameter Editor Retningslinjer emne, endret beskrivelsen for Borde fanen. • I Generering av det syntetiserbare EMIF-designet Eksample og Generering av EMIF Design Example for simulering emner, oppdaterte bildet i trinn 3 i hvert emne. • I Generering av EMIF Design Example for simulering emne, oppdatert Generert simuleringsdesign Eksample File Struktur figuren og endret merknaden etter figuren. • I Generering av det syntetiserbare EMIF-designet Eksample emne, lagt til et trinn og en figur for flere grensesnitt.
2019.07.31	19.2	1.2.0	• La til Om de eksterne minnegrensesnittene Intel Agilex FPGA IP kapittel og utgivelsesinformasjon. • Oppdaterte datoer og versjonsnumre. • Mindre forbedring av Syntesedesign Eksample figur i Syntesedesign Eksample emne.
2019.04.02	19.1		• Første utgivelse.

Dokumentrevisjonshistorikk for eksterne minnegrensesnitt Intel Agilex FPGA IP-design Eksample brukerveiledning

Dokumenter / Ressurser

intel UG-20219 Eksterne minnegrensesnitt Intel Agilex FPGA IP Design Eksample [pdfBrukerhåndbok UG-20219 Eksterne minnegrensesnitt Intel Agilex FPGA IP-design Eksample, UG-20219, Eksterne minnegrensesnitt Intel Agilex FPGA IP-design Eksample, Grensesnitt Intel Agilex FPGA IP Design Eksample, Agilex FPGA IP Design Eksample

Referanser

• Brukerhåndbok