UG-20219 ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample
ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel® Agilexâ ¢ FPGA IP ਬਾਰੇ
ਜਾਣਕਾਰੀ ਜਾਰੀ ਕਰੋ
IP ਸੰਸਕਰਣ v19.1 ਤੱਕ Intel® Quartus® ਪ੍ਰਾਈਮ ਡਿਜ਼ਾਈਨ ਸੂਟ ਸੌਫਟਵੇਅਰ ਸੰਸਕਰਣਾਂ ਦੇ ਸਮਾਨ ਹਨ। Intel Quartus Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 19.2 ਜਾਂ ਬਾਅਦ ਦੇ ਸੰਸਕਰਣ ਤੋਂ, IP ਕੋਰਾਂ ਦੀ ਇੱਕ ਨਵੀਂ IP ਸੰਸਕਰਣ ਯੋਜਨਾ ਹੈ। IP ਵਰਜਨਿੰਗ ਸਕੀਮ (XYZ) ਨੰਬਰ ਇੱਕ ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ ਤੋਂ ਦੂਜੇ ਵਿੱਚ ਬਦਲਦਾ ਹੈ। ਵਿੱਚ ਇੱਕ ਤਬਦੀਲੀ:
- X IP ਦੇ ਇੱਕ ਵੱਡੇ ਸੰਸ਼ੋਧਨ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। ਜੇਕਰ ਤੁਸੀਂ ਆਪਣੇ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਨੂੰ ਅੱਪਡੇਟ ਕਰਦੇ ਹੋ, ਤਾਂ ਤੁਹਾਨੂੰ IP ਨੂੰ ਦੁਬਾਰਾ ਬਣਾਉਣਾ ਪਵੇਗਾ।
- Y ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ IP ਵਿੱਚ ਨਵੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਸ਼ਾਮਲ ਹਨ। ਇਹਨਾਂ ਨਵੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਨੂੰ ਸ਼ਾਮਲ ਕਰਨ ਲਈ ਆਪਣੇ IP ਨੂੰ ਦੁਬਾਰਾ ਬਣਾਓ।
- Z ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ IP ਵਿੱਚ ਮਾਮੂਲੀ ਤਬਦੀਲੀਆਂ ਸ਼ਾਮਲ ਹਨ। ਇਹਨਾਂ ਤਬਦੀਲੀਆਂ ਨੂੰ ਸ਼ਾਮਲ ਕਰਨ ਲਈ ਆਪਣੇ IP ਨੂੰ ਦੁਬਾਰਾ ਬਣਾਓ।
ਆਈਟਮ ਵਰਣਨ IP ਸੰਸਕਰਣ 2.4.2 Intel Quartus Prime 21.2 ਰਿਹਾਈ ਤਾਰੀਖ 2021.06.21
ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਲਈ ਤੇਜ਼ ਸ਼ੁਰੂਆਤ ਗਾਈਡ Intel Agilex™ FPGA IP
ਇੱਕ ਆਟੋਮੇਟਿਡ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampLe flow Intel Agilex™ ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸਾਂ ਲਈ ਉਪਲਬਧ ਹੈ। ਜਨਰੇਟ ਐਕਸampਸਾਬਕਾ 'ਤੇ le ਡਿਜ਼ਾਈਨ ਬਟਨample ਡਿਜ਼ਾਈਨ ਟੈਬ ਤੁਹਾਨੂੰ ਸੰਸਲੇਸ਼ਣ ਅਤੇ ਸਿਮੂਲੇਸ਼ਨ ਡਿਜ਼ਾਈਨ ਨੂੰ ਨਿਰਧਾਰਤ ਕਰਨ ਅਤੇ ਤਿਆਰ ਕਰਨ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦਾ ਹੈample file ਸੈੱਟ ਕਰਦਾ ਹੈ ਜਿਸਦੀ ਵਰਤੋਂ ਤੁਸੀਂ ਆਪਣੇ EMIF IP ਨੂੰ ਪ੍ਰਮਾਣਿਤ ਕਰਨ ਲਈ ਕਰ ਸਕਦੇ ਹੋ। ਤੁਸੀਂ ਇੱਕ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰ ਸਕਦੇ ਹੋample ਜੋ Intel FPGA ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਨਾਲ ਮੇਲ ਖਾਂਦਾ ਹੈ, ਜਾਂ ਕਿਸੇ ਵੀ EMIF IP ਲਈ ਜੋ ਤੁਸੀਂ ਤਿਆਰ ਕਰਦੇ ਹੋ। ਤੁਸੀਂ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋampਤੁਹਾਡੇ ਮੁਲਾਂਕਣ ਵਿੱਚ ਸਹਾਇਤਾ ਕਰਨ ਲਈ, ਜਾਂ ਤੁਹਾਡੇ ਆਪਣੇ ਸਿਸਟਮ ਲਈ ਸ਼ੁਰੂਆਤੀ ਬਿੰਦੂ ਵਜੋਂ।
ਜਨਰਲ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਰਕਫਲੋ
ਇੱਕ EMIF ਪ੍ਰੋਜੈਕਟ ਬਣਾਉਣਾ
ਉਸ ਦੇ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 17.1 ਅਤੇ ਬਾਅਦ ਦੇ ਲਈ, ਤੁਹਾਨੂੰ EMIF IP ਅਤੇ ਡਿਜ਼ਾਈਨ ਐਕਸ ਬਣਾਉਣ ਤੋਂ ਪਹਿਲਾਂ ਇੱਕ Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ ਬਣਾਉਣਾ ਚਾਹੀਦਾ ਹੈ।ample.
- Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਲਾਂਚ ਕਰੋ ਅਤੇ ਚੁਣੋ File ➤ ਨਵਾਂ ਪ੍ਰੋਜੈਕਟ ਸਹਾਇਕ। ਅੱਗੇ ਕਲਿੱਕ ਕਰੋ. ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਲਈ ਤੇਜ਼ ਸ਼ੁਰੂਆਤ ਗਾਈਡ Intel Agilex™ FPGA IP
- ਇੱਕ ਡਾਇਰੈਕਟਰੀ ਦਿਓ ( ), Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ ਲਈ ਇੱਕ ਨਾਮ ( ), ਅਤੇ ਇੱਕ ਉੱਚ-ਪੱਧਰੀ ਡਿਜ਼ਾਈਨ ਇਕਾਈ ਦਾ ਨਾਮ ( ) ਜੋ ਤੁਸੀਂ ਬਣਾਉਣਾ ਚਾਹੁੰਦੇ ਹੋ। ਅੱਗੇ ਕਲਿੱਕ ਕਰੋ.
- ਜਾਂਚ ਕਰੋ ਕਿ ਖਾਲੀ ਪ੍ਰੋਜੈਕਟ ਚੁਣਿਆ ਗਿਆ ਹੈ। ਅੱਗੇ ਦੋ ਵਾਰ ਕਲਿੱਕ ਕਰੋ।
- ਪਰਿਵਾਰ ਦੇ ਅਧੀਨ, Intel Agilex ਦੀ ਚੋਣ ਕਰੋ।
- ਨਾਮ ਫਿਲਟਰ ਦੇ ਤਹਿਤ, ਡਿਵਾਈਸ ਭਾਗ ਨੰਬਰ ਟਾਈਪ ਕਰੋ।
- ਉਪਲਬਧ ਡਿਵਾਈਸਾਂ ਦੇ ਤਹਿਤ, ਉਚਿਤ ਡਿਵਾਈਸ ਦੀ ਚੋਣ ਕਰੋ।
- ਸਮਾਪਤ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
EMIF IP ਤਿਆਰ ਕਰਨਾ ਅਤੇ ਸੰਰਚਿਤ ਕਰਨਾ
ਹੇਠਾਂ ਦਿੱਤੇ ਕਦਮ ਦਰਸਾਉਂਦੇ ਹਨ ਕਿ EMIF IP ਨੂੰ ਕਿਵੇਂ ਤਿਆਰ ਅਤੇ ਸੰਰਚਿਤ ਕਰਨਾ ਹੈ। ਇਹ ਵਾਕਥਰੂ ਇੱਕ DDR4 ਇੰਟਰਫੇਸ ਬਣਾਉਂਦਾ ਹੈ, ਪਰ ਇਹ ਕਦਮ ਦੂਜੇ ਪ੍ਰੋਟੋਕੋਲਾਂ ਲਈ ਸਮਾਨ ਹਨ। (ਇਹ ਕਦਮ IP ਕੈਟਾਲਾਗ (ਸਟੈਂਡਅਲੋਨ) ਪ੍ਰਵਾਹ ਦੀ ਪਾਲਣਾ ਕਰਦੇ ਹਨ; ਜੇਕਰ ਤੁਸੀਂ ਇਸਦੀ ਬਜਾਏ ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ (ਸਿਸਟਮ) ਪ੍ਰਵਾਹ ਦੀ ਵਰਤੋਂ ਕਰਨਾ ਚੁਣਦੇ ਹੋ, ਤਾਂ ਕਦਮ ਸਮਾਨ ਹਨ।)
- IP ਕੈਟਾਲਾਗ ਵਿੰਡੋ ਵਿੱਚ, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਚੁਣੋ। (ਜੇ IP ਕੈਟਾਲਾਗ ਵਿੰਡੋ ਦਿਖਾਈ ਨਹੀਂ ਦਿੰਦੀ, ਤਾਂ ਚੁਣੋ View ➤ IP ਕੈਟਾਲਾਗ।)
- IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ, EMIF IP ਲਈ ਇੱਕ ਇਕਾਈ ਦਾ ਨਾਮ ਪ੍ਰਦਾਨ ਕਰੋ (ਉਹ ਨਾਮ ਜੋ ਤੁਸੀਂ ਇੱਥੇ ਪ੍ਰਦਾਨ ਕਰਦੇ ਹੋ file IP ਲਈ ਨਾਮ) ਅਤੇ ਇੱਕ ਡਾਇਰੈਕਟਰੀ ਨਿਰਧਾਰਤ ਕਰੋ। ਬਣਾਓ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
- ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਕਈ ਟੈਬਾਂ ਹਨ ਜਿੱਥੇ ਤੁਹਾਨੂੰ ਆਪਣੇ EMIF ਲਾਗੂਕਰਨ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਪੈਰਾਮੀਟਰਾਂ ਦੀ ਸੰਰਚਨਾ ਕਰਨੀ ਚਾਹੀਦੀ ਹੈ।
Intel Agilex EMIF ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼
ਇਹ ਵਿਸ਼ਾ Intel Agilex EMIF IP ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਵਿੱਚ ਟੈਬਾਂ ਨੂੰ ਪੈਰਾਮੀਟਰਾਈਜ਼ ਕਰਨ ਲਈ ਉੱਚ-ਪੱਧਰੀ ਮਾਰਗਦਰਸ਼ਨ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।
ਸਾਰਣੀ 1. EMIF ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼
| ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਟੈਬ | ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ |
| ਜਨਰਲ | ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਹੇਠਾਂ ਦਿੱਤੇ ਮਾਪਦੰਡ ਸਹੀ ਢੰਗ ਨਾਲ ਦਰਜ ਕੀਤੇ ਗਏ ਹਨ:
• ਡਿਵਾਈਸ ਲਈ ਸਪੀਡ ਗ੍ਰੇਡ। • ਮੈਮੋਰੀ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ। • PLL ਹਵਾਲਾ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ। |
| ਮੈਮੋਰੀ | • 'ਤੇ ਪੈਰਾਮੀਟਰ ਦਾਖਲ ਕਰਨ ਲਈ ਆਪਣੀ ਮੈਮੋਰੀ ਡਿਵਾਈਸ ਲਈ ਡਾਟਾ ਸ਼ੀਟ ਵੇਖੋ ਮੈਮੋਰੀ ਟੈਬ.
• ਤੁਹਾਨੂੰ ALERT# ਪਿੰਨ ਲਈ ਇੱਕ ਖਾਸ ਸਥਾਨ ਵੀ ਦਰਜ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। (ਸਿਰਫ਼ DDR4 ਮੈਮੋਰੀ ਪ੍ਰੋਟੋਕੋਲ 'ਤੇ ਲਾਗੂ ਹੁੰਦਾ ਹੈ।) |
| ਮੈਮ I/O | • ਸ਼ੁਰੂਆਤੀ ਪ੍ਰੋਜੈਕਟ ਜਾਂਚਾਂ ਲਈ, ਤੁਸੀਂ 'ਤੇ ਡਿਫਾਲਟ ਸੈਟਿੰਗਾਂ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ
ਮੈਮ I/O ਟੈਬ. • ਉੱਨਤ ਡਿਜ਼ਾਈਨ ਪ੍ਰਮਾਣਿਕਤਾ ਲਈ, ਤੁਹਾਨੂੰ ਸਰਵੋਤਮ ਸਮਾਪਤੀ ਸੈਟਿੰਗਾਂ ਨੂੰ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ ਬੋਰਡ ਸਿਮੂਲੇਸ਼ਨ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। |
| FPGA I/O | • ਸ਼ੁਰੂਆਤੀ ਪ੍ਰੋਜੈਕਟ ਜਾਂਚਾਂ ਲਈ, ਤੁਸੀਂ 'ਤੇ ਡਿਫਾਲਟ ਸੈਟਿੰਗਾਂ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ
FPGA I/O ਟੈਬ. • ਉੱਨਤ ਡਿਜ਼ਾਈਨ ਪ੍ਰਮਾਣਿਕਤਾ ਲਈ, ਤੁਹਾਨੂੰ ਢੁਕਵੇਂ I/O ਮਿਆਰਾਂ ਦੀ ਚੋਣ ਕਰਨ ਲਈ ਸੰਬੰਧਿਤ IBIS ਮਾਡਲਾਂ ਨਾਲ ਬੋਰਡ ਸਿਮੂਲੇਸ਼ਨ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। |
| ਮੈਮ ਟਾਈਮਿੰਗ | • ਸ਼ੁਰੂਆਤੀ ਪ੍ਰੋਜੈਕਟ ਜਾਂਚਾਂ ਲਈ, ਤੁਸੀਂ 'ਤੇ ਡਿਫਾਲਟ ਸੈਟਿੰਗਾਂ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ
ਮੈਮ ਟਾਈਮਿੰਗ ਟੈਬ. • ਉੱਨਤ ਡਿਜ਼ਾਈਨ ਪ੍ਰਮਾਣਿਕਤਾ ਲਈ, ਤੁਹਾਨੂੰ ਆਪਣੀ ਮੈਮੋਰੀ ਡਿਵਾਈਸ ਦੀ ਡਾਟਾ ਸ਼ੀਟ ਦੇ ਅਨੁਸਾਰ ਪੈਰਾਮੀਟਰ ਦਾਖਲ ਕਰਨੇ ਚਾਹੀਦੇ ਹਨ। |
| ਕੰਟਰੋਲਰ | ਆਪਣੇ ਮੈਮੋਰੀ ਕੰਟਰੋਲਰ ਲਈ ਲੋੜੀਂਦੀ ਸੰਰਚਨਾ ਅਤੇ ਵਿਵਹਾਰ ਦੇ ਅਨੁਸਾਰ ਕੰਟਰੋਲਰ ਮਾਪਦੰਡ ਸੈਟ ਕਰੋ। |
| ਡਾਇਗਨੌਸਟਿਕਸ | ਤੁਸੀਂ 'ਤੇ ਪੈਰਾਮੀਟਰਾਂ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ ਡਾਇਗਨੌਸਟਿਕਸ ਟੈਬ ਤੁਹਾਡੇ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਦੀ ਜਾਂਚ ਅਤੇ ਡੀਬੱਗਿੰਗ ਵਿੱਚ ਸਹਾਇਤਾ ਕਰਨ ਲਈ। |
| Example ਡਿਜ਼ਾਈਨ | ਦ Example ਡਿਜ਼ਾਈਨ ਟੈਬ ਤੁਹਾਨੂੰ ਡਿਜ਼ਾਈਨ ਐਕਸ ਤਿਆਰ ਕਰਨ ਦਿੰਦਾ ਹੈampਸੰਸਲੇਸ਼ਣ ਅਤੇ ਸਿਮੂਲੇਸ਼ਨ ਲਈ les. ਤਿਆਰ ਕੀਤਾ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਇੱਕ ਸੰਪੂਰਨ EMIF ਸਿਸਟਮ ਹੈ ਜਿਸ ਵਿੱਚ EMIF IP ਅਤੇ ਇੱਕ ਡਰਾਈਵਰ ਸ਼ਾਮਲ ਹੁੰਦਾ ਹੈ ਜੋ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਨੂੰ ਪ੍ਰਮਾਣਿਤ ਕਰਨ ਲਈ ਬੇਤਰਤੀਬ ਟ੍ਰੈਫਿਕ ਪੈਦਾ ਕਰਦਾ ਹੈ। |
ਵਿਅਕਤੀਗਤ ਮਾਪਦੰਡਾਂ ਬਾਰੇ ਵਿਸਤ੍ਰਿਤ ਜਾਣਕਾਰੀ ਲਈ, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਵਿੱਚ ਆਪਣੇ ਮੈਮੋਰੀ ਪ੍ਰੋਟੋਕੋਲ ਲਈ ਢੁਕਵੇਂ ਅਧਿਆਏ ਨੂੰ ਵੇਖੋ।
ਸਿੰਥੇਸਾਈਜ਼ ਕਰਨ ਯੋਗ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Example
Intel Agilex ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਲਈ, ਜ਼ਿਆਦਾਤਰ Intel Agilex EMIF IP ਸੈਟਿੰਗਾਂ ਨੂੰ ਉਹਨਾਂ ਦੇ ਡਿਫੌਲਟ ਮੁੱਲਾਂ 'ਤੇ ਛੱਡਣਾ ਕਾਫੀ ਹੈ। ਸੰਸਲੇਸ਼ਣਯੋਗ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨ ਲਈ ਸਾਬਕਾampਲੇ, ਇਹਨਾਂ ਕਦਮਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋ:
- ਸਾਬਕਾ 'ਤੇample ਡਿਜ਼ਾਈਨ ਟੈਬ, ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਸਿੰਥੇਸਿਸ ਬਾਕਸ ਨੂੰ ਚੁਣਿਆ ਗਿਆ ਹੈ।
- ਜੇਕਰ ਤੁਸੀਂ ਸਿੰਗਲ ਇੰਟਰਫੇਸ ਨੂੰ ਲਾਗੂ ਕਰ ਰਹੇ ਹੋ ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ, EMIF IP ਨੂੰ ਕੌਂਫਿਗਰ ਕਰੋ ਅਤੇ ਕਲਿੱਕ ਕਰੋ File➤ ਵਰਤਮਾਨ ਸੈਟਿੰਗ ਨੂੰ ਉਪਭੋਗਤਾ IP ਪਰਿਵਰਤਨ ਵਿੱਚ ਸੁਰੱਖਿਅਤ ਕਰਨ ਲਈ ਸੁਰੱਖਿਅਤ ਕਰੋ file ( .ip).
- ਜੇਕਰ ਤੁਸੀਂ ਇੱਕ ਸਾਬਕਾ ਨੂੰ ਲਾਗੂ ਕਰ ਰਹੇ ਹੋampਮਲਟੀਪਲ ਇੰਟਰਫੇਸਾਂ ਦੇ ਨਾਲ ਡਿਜ਼ਾਇਨ ਕਰੋ, ਇੰਟਰਫੇਸਾਂ ਦੀ ਲੋੜੀਦੀ ਸੰਖਿਆ ਲਈ IP ਦੀ ਸੰਖਿਆ ਨਿਰਧਾਰਤ ਕਰੋ। ਤੁਸੀਂ EMIF ID ਦੀ ਕੁੱਲ ਸੰਖਿਆ ਨੂੰ IPs ਦੀ ਚੁਣੀ ਹੋਈ ਸੰਖਿਆ ਦੇ ਸਮਾਨ ਦੇਖ ਸਕਦੇ ਹੋ। ਹਰੇਕ ਇੰਟਰਫੇਸ ਨੂੰ ਕੌਂਫਿਗਰ ਕਰਨ ਲਈ ਇਹਨਾਂ ਕਦਮਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋ:
- ਕੈਲੀਬ੍ਰੇਸ਼ਨ IP ਨਾਲ ਇੰਟਰਫੇਸ ਦਾ ਕੁਨੈਕਸ਼ਨ ਨਿਰਧਾਰਤ ਕਰਨ ਲਈ Cal-IP ਦੀ ਚੋਣ ਕਰੋ।
- ਸਾਰੇ ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਟੈਬ ਵਿੱਚ ਉਸ ਅਨੁਸਾਰ EMIF IP ਨੂੰ ਕੌਂਫਿਗਰ ਕਰੋ।
- ਸਾਬਕਾ ’ਤੇ ਵਾਪਸ ਜਾਓample ਡਿਜ਼ਾਈਨ ਟੈਬ 'ਤੇ ਕਲਿੱਕ ਕਰੋ ਅਤੇ ਇੱਛਤ EMIF ID 'ਤੇ ਕੈਪਚਰ ਕਰੋ।
- ਸਾਰੇ EMIF ID ਲਈ ਕਦਮ a ਤੋਂ c ਤੱਕ ਦੁਹਰਾਓ।
- ਤੁਸੀਂ ਕੈਪਚਰ ਕੀਤੇ ਪੈਰਾਮੀਟਰਾਂ ਨੂੰ ਹਟਾਉਣ ਲਈ ਕਲੀਅਰ ਬਟਨ 'ਤੇ ਕਲਿੱਕ ਕਰ ਸਕਦੇ ਹੋ ਅਤੇ EMIF IP ਵਿੱਚ ਬਦਲਾਅ ਕਰਨ ਲਈ ਕਦਮ a ਤੋਂ c ਨੂੰ ਦੁਹਰਾ ਸਕਦੇ ਹੋ।
- ਕਲਿੱਕ ਕਰੋ File➤ ਵਰਤਮਾਨ ਸੈਟਿੰਗ ਨੂੰ ਉਪਭੋਗਤਾ IP ਪਰਿਵਰਤਨ ਵਿੱਚ ਸੁਰੱਖਿਅਤ ਕਰਨ ਲਈ ਸੁਰੱਖਿਅਤ ਕਰੋ file ( .ip).
- ਜੇਕਰ ਤੁਸੀਂ ਸਿੰਗਲ ਇੰਟਰਫੇਸ ਨੂੰ ਲਾਗੂ ਕਰ ਰਹੇ ਹੋ ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ, EMIF IP ਨੂੰ ਕੌਂਫਿਗਰ ਕਰੋ ਅਤੇ ਕਲਿੱਕ ਕਰੋ File➤ ਵਰਤਮਾਨ ਸੈਟਿੰਗ ਨੂੰ ਉਪਭੋਗਤਾ IP ਪਰਿਵਰਤਨ ਵਿੱਚ ਸੁਰੱਖਿਅਤ ਕਰਨ ਲਈ ਸੁਰੱਖਿਅਤ ਕਰੋ file ( .ip).
- ਜਨਰੇਟ ਐਕਸ 'ਤੇ ਕਲਿੱਕ ਕਰੋampਵਿੰਡੋ ਦੇ ਉੱਪਰ-ਸੱਜੇ ਕੋਨੇ ਵਿੱਚ ਡਿਜ਼ਾਇਨ ਕਰੋ।
- EMIF ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਇੱਕ ਡਾਇਰੈਕਟਰੀ ਦਿਓample ਅਤੇ OK 'ਤੇ ਕਲਿੱਕ ਕਰੋ। EMIF ਡਿਜ਼ਾਈਨ ਦੀ ਸਫਲ ਪੀੜ੍ਹੀ ਸਾਬਕਾample ਹੇਠ ਲਿਖਿਆਂ ਨੂੰ ਬਣਾਉਂਦਾ ਹੈ fileਇੱਕ qii ਡਾਇਰੈਕਟਰੀ ਦੇ ਅਧੀਨ ਸੈੱਟ ਕਰੋ।
- ਕਲਿੱਕ ਕਰੋ File ➤ IP ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਪ੍ਰੋ ਵਿੰਡੋ ਤੋਂ ਬਾਹਰ ਜਾਣ ਲਈ ਬਾਹਰ ਜਾਓ। ਸਿਸਟਮ ਪ੍ਰੋਂਪਟ ਕਰਦਾ ਹੈ, ਹਾਲੀਆ ਤਬਦੀਲੀਆਂ ਤਿਆਰ ਨਹੀਂ ਕੀਤੀਆਂ ਗਈਆਂ ਹਨ। ਹੁਣੇ ਬਣਾਉਣਾ ਹੈ? ਅਗਲੇ ਪ੍ਰਵਾਹ ਨਾਲ ਜਾਰੀ ਰੱਖਣ ਲਈ ਨਹੀਂ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
- ਸਾਬਕਾ ਨੂੰ ਖੋਲ੍ਹਣ ਲਈample design, ਕਲਿੱਕ ਕਰੋ File ➤ ਪ੍ਰੋਜੈਕਟ ਖੋਲ੍ਹੋ, ਅਤੇ ਨੈਵੀਗੇਟ ਕਰੋ /ample_name>/qii/ed_synth.qpf ਅਤੇ ਓਪਨ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
ਨੋਟ: ਡਿਜ਼ਾਈਨ ਨੂੰ ਕੰਪਾਇਲ ਅਤੇ ਪ੍ਰੋਗਰਾਮਿੰਗ ਬਾਰੇ ਜਾਣਕਾਰੀ ਲਈ ਸਾਬਕਾample, ਵੇਖੋ
Intel Agilex EMIF ਡਿਜ਼ਾਈਨ ਨੂੰ ਕੰਪਾਈਲ ਕਰਨਾ ਅਤੇ ਪ੍ਰੋਗਰਾਮ ਕਰਨਾample.
ਚਿੱਤਰ 4. ਜਨਰੇਟਿਡ ਸਿੰਥੇਸਾਈਜੇਬਲ ਡਿਜ਼ਾਈਨ ਐਕਸample File ਬਣਤਰ
ਦੋ ਜਾਂ ਦੋ ਤੋਂ ਵੱਧ ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸਾਂ ਨਾਲ ਇੱਕ ਸਿਸਟਮ ਬਣਾਉਣ ਬਾਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਇੱਕ ਡਿਜ਼ਾਈਨ ਬਣਾਉਣਾ ਐਕਸ ਵੇਖੋampਮਲਟੀਪਲ EMIF ਇੰਟਰਫੇਸਾਂ ਦੇ ਨਾਲ, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਵਿੱਚ। ਮਲਟੀਪਲ ਇੰਟਰਫੇਸਾਂ ਨੂੰ ਡੀਬੱਗ ਕਰਨ ਬਾਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਯੂਜ਼ਰ ਗਾਈਡ ਵਿੱਚ, ਮੌਜੂਦਾ ਡਿਜ਼ਾਈਨ ਵਿੱਚ EMIF ਟੂਲਕਿੱਟ ਨੂੰ ਸਮਰੱਥ ਕਰਨਾ ਵੇਖੋ।
ਨੋਟ: ਜੇਕਰ ਤੁਸੀਂ ਸਿਮੂਲੇਸ਼ਨ ਜਾਂ ਸਿੰਥੇਸਿਸ ਚੈੱਕਬਾਕਸ ਦੀ ਚੋਣ ਨਹੀਂ ਕਰਦੇ, ਤਾਂ ਮੰਜ਼ਿਲ ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ ਸਿਰਫ਼ ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਡਿਜ਼ਾਈਨ ਸ਼ਾਮਲ ਹੁੰਦਾ ਹੈ files, ਜੋ ਕਿ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਦੁਆਰਾ ਸਿੱਧੇ ਤੌਰ 'ਤੇ ਕੰਪਾਇਲ ਨਹੀਂ ਕੀਤੇ ਜਾ ਸਕਦੇ ਹਨ, ਪਰ ਜੋ ਤੁਸੀਂ ਕਰ ਸਕਦੇ ਹੋ view ਜਾਂ ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਵਿੱਚ ਸੰਪਾਦਿਤ ਕਰੋ। ਇਸ ਸਥਿਤੀ ਵਿੱਚ ਤੁਸੀਂ ਸੰਸਲੇਸ਼ਣ ਅਤੇ ਸਿਮੂਲੇਸ਼ਨ ਬਣਾਉਣ ਲਈ ਹੇਠ ਲਿਖੀਆਂ ਕਮਾਂਡਾਂ ਚਲਾ ਸਕਦੇ ਹੋ file ਸੈੱਟ
- ਕੰਪਾਇਲ ਕਰਨ ਯੋਗ ਪ੍ਰੋਜੈਕਟ ਬਣਾਉਣ ਲਈ, ਤੁਹਾਨੂੰ ਮੰਜ਼ਿਲ ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ quartus_sh -t make_qii_design.tclscript ਚਲਾਉਣੀ ਚਾਹੀਦੀ ਹੈ।
- ਇੱਕ ਸਿਮੂਲੇਸ਼ਨ ਪ੍ਰੋਜੈਕਟ ਬਣਾਉਣ ਲਈ, ਤੁਹਾਨੂੰ ਮੰਜ਼ਿਲ ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ quartus_sh -t make_sim_design.tcl ਸਕ੍ਰਿਪਟ ਚਲਾਉਣੀ ਚਾਹੀਦੀ ਹੈ।
ਨੋਟ: ਜੇਕਰ ਤੁਸੀਂ ਇੱਕ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕੀਤਾ ਹੈ ਤਾਂ ਸਾਬਕਾample ਅਤੇ ਫਿਰ ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਇਸ ਵਿੱਚ ਤਬਦੀਲੀਆਂ ਕਰੋ, ਤੁਹਾਨੂੰ ਡਿਜ਼ਾਈਨ ਨੂੰ ਮੁੜ ਤਿਆਰ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈampਤੁਹਾਡੀਆਂ ਤਬਦੀਲੀਆਂ ਨੂੰ ਲਾਗੂ ਹੋਇਆ ਦੇਖਣ ਲਈ। ਨਵਾਂ ਤਿਆਰ ਕੀਤਾ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਮੌਜੂਦਾ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਨੂੰ ਓਵਰਰਾਈਟ ਨਹੀਂ ਕਰਦਾ ਹੈample files.
EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Exampਸਿਮੂਲੇਸ਼ਨ ਲਈ le
Intel Agilex ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਲਈ, ਜ਼ਿਆਦਾਤਰ Intel Agilex EMIF IP ਸੈਟਿੰਗਾਂ ਨੂੰ ਉਹਨਾਂ ਦੇ ਡਿਫੌਲਟ ਮੁੱਲਾਂ 'ਤੇ ਛੱਡਣਾ ਕਾਫੀ ਹੈ। ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨ ਲਈ ਸਾਬਕਾampਸਿਮੂਲੇਸ਼ਨ ਲਈ, ਇਹਨਾਂ ਕਦਮਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋ:
- ਸਾਬਕਾ 'ਤੇample ਡਿਜ਼ਾਈਨ ਟੈਬ 'ਤੇ, ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਸਿਮੂਲੇਸ਼ਨ ਬਾਕਸ ਨੂੰ ਚੁਣਿਆ ਗਿਆ ਹੈ। ਲੋੜੀਂਦਾ ਸਿਮੂਲੇਸ਼ਨ HDL ਫਾਰਮੈਟ ਵੀ ਚੁਣੋ, ਜਾਂ ਤਾਂ ਵੇਰੀਲੌਗ ਜਾਂ VHDL।
- EMIF IP ਨੂੰ ਕੌਂਫਿਗਰ ਕਰੋ ਅਤੇ ਕਲਿੱਕ ਕਰੋ File ➤ ਵਰਤਮਾਨ ਸੈਟਿੰਗ ਨੂੰ ਉਪਭੋਗਤਾ IP ਪਰਿਵਰਤਨ ਵਿੱਚ ਸੁਰੱਖਿਅਤ ਕਰਨ ਲਈ ਸੁਰੱਖਿਅਤ ਕਰੋ file ( .ip).
- ਜਨਰੇਟ ਐਕਸ 'ਤੇ ਕਲਿੱਕ ਕਰੋampਵਿੰਡੋ ਦੇ ਉੱਪਰ-ਸੱਜੇ ਕੋਨੇ ਵਿੱਚ ਡਿਜ਼ਾਇਨ ਕਰੋ।
- EMIF ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਇੱਕ ਡਾਇਰੈਕਟਰੀ ਦਿਓample ਅਤੇ OK 'ਤੇ ਕਲਿੱਕ ਕਰੋ। EMIF ਡਿਜ਼ਾਈਨ ਦੀ ਸਫਲ ਪੀੜ੍ਹੀ ਸਾਬਕਾample ਮਲਟੀਪਲ ਬਣਾਉਂਦਾ ਹੈ file ਇੱਕ sim/ed_sim ਡਾਇਰੈਕਟਰੀ ਦੇ ਅਧੀਨ, ਵੱਖ-ਵੱਖ ਸਮਰਥਿਤ ਸਿਮੂਲੇਟਰਾਂ ਲਈ ਸੈੱਟ ਕਰਦਾ ਹੈ।
- ਕਲਿੱਕ ਕਰੋ File ➤ IP ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਪ੍ਰੋ ਵਿੰਡੋ ਤੋਂ ਬਾਹਰ ਜਾਣ ਲਈ ਬਾਹਰ ਜਾਓ। ਸਿਸਟਮ ਪ੍ਰੋਂਪਟ ਕਰਦਾ ਹੈ, ਹਾਲੀਆ ਤਬਦੀਲੀਆਂ ਤਿਆਰ ਨਹੀਂ ਕੀਤੀਆਂ ਗਈਆਂ ਹਨ। ਹੁਣੇ ਬਣਾਉਣਾ ਹੈ? ਅਗਲੇ ਪ੍ਰਵਾਹ ਨਾਲ ਜਾਰੀ ਰੱਖਣ ਲਈ ਨਹੀਂ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
ਤਿਆਰ ਸਿਮੂਲੇਸ਼ਨ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample File ਬਣਤਰ
ਨੋਟ: ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਵਰਤਮਾਨ ਵਿੱਚ ਸਿਰਫ VCS, ModelSim/QuestaSim, ਅਤੇ Xcelium ਸਿਮੂਲੇਟਰਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। ਭਵਿੱਖ ਦੇ ਰੀਲੀਜ਼ਾਂ ਵਿੱਚ ਵਾਧੂ ਸਿਮੂਲੇਟਰ ਸਹਾਇਤਾ ਦੀ ਯੋਜਨਾ ਹੈ।
ਨੋਟ: ਜੇਕਰ ਤੁਸੀਂ ਸਿਮੂਲੇਸ਼ਨ ਜਾਂ ਸਿੰਥੇਸਿਸ ਚੈੱਕਬਾਕਸ ਦੀ ਚੋਣ ਨਹੀਂ ਕਰਦੇ, ਤਾਂ ਮੰਜ਼ਿਲ ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ ਸਿਰਫ਼ ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਡਿਜ਼ਾਈਨ ਸ਼ਾਮਲ ਹੁੰਦਾ ਹੈ files, ਜੋ ਕਿ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਦੁਆਰਾ ਸਿੱਧੇ ਤੌਰ 'ਤੇ ਕੰਪਾਇਲ ਨਹੀਂ ਕੀਤੇ ਜਾ ਸਕਦੇ ਹਨ, ਪਰ ਜੋ ਤੁਸੀਂ ਕਰ ਸਕਦੇ ਹੋ view ਜਾਂ ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਵਿੱਚ ਸੰਪਾਦਿਤ ਕਰੋ। ਇਸ ਸਥਿਤੀ ਵਿੱਚ ਤੁਸੀਂ ਸੰਸਲੇਸ਼ਣ ਅਤੇ ਸਿਮੂਲੇਸ਼ਨ ਬਣਾਉਣ ਲਈ ਹੇਠ ਲਿਖੀਆਂ ਕਮਾਂਡਾਂ ਚਲਾ ਸਕਦੇ ਹੋ file ਸੈੱਟ
- ਕੰਪਾਇਲ ਕਰਨ ਯੋਗ ਪ੍ਰੋਜੈਕਟ ਬਣਾਉਣ ਲਈ, ਤੁਹਾਨੂੰ ਮੰਜ਼ਿਲ ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ quartus_sh -t make_qii_design.tcl ਸਕ੍ਰਿਪਟ ਚਲਾਉਣੀ ਚਾਹੀਦੀ ਹੈ।
- ਇੱਕ ਸਿਮੂਲੇਸ਼ਨ ਪ੍ਰੋਜੈਕਟ ਬਣਾਉਣ ਲਈ, ਤੁਹਾਨੂੰ ਮੰਜ਼ਿਲ ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ quartus_sh -t make_sim_design.tcl ਸਕ੍ਰਿਪਟ ਚਲਾਉਣੀ ਚਾਹੀਦੀ ਹੈ।
ਨੋਟ: ਜੇਕਰ ਤੁਸੀਂ ਇੱਕ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕੀਤਾ ਹੈ ਤਾਂ ਸਾਬਕਾample ਅਤੇ ਫਿਰ ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਇਸ ਵਿੱਚ ਤਬਦੀਲੀਆਂ ਕਰੋ, ਤੁਹਾਨੂੰ ਡਿਜ਼ਾਈਨ ਨੂੰ ਮੁੜ ਤਿਆਰ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈampਤੁਹਾਡੀਆਂ ਤਬਦੀਲੀਆਂ ਨੂੰ ਲਾਗੂ ਹੋਇਆ ਦੇਖਣ ਲਈ। ਨਵਾਂ ਤਿਆਰ ਕੀਤਾ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਮੌਜੂਦਾ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਨੂੰ ਓਵਰਰਾਈਟ ਨਹੀਂ ਕਰਦਾ ਹੈample files.
ਸਿਮੂਲੇਸ਼ਨ ਬਨਾਮ ਹਾਰਡਵੇਅਰ ਲਾਗੂ ਕਰਨਾ
ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਸਿਮੂਲੇਸ਼ਨ ਲਈ, ਤੁਸੀਂ IP ਜਨਰੇਸ਼ਨ ਦੌਰਾਨ ਡਾਇਗਨੌਸਟਿਕਸ ਟੈਬ 'ਤੇ ਜਾਂ ਤਾਂ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਛੱਡੋ ਜਾਂ ਪੂਰਾ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਚੁਣ ਸਕਦੇ ਹੋ।
EMIF ਸਿਮੂਲੇਸ਼ਨ ਮਾਡਲ
ਇਹ ਸਾਰਣੀ ਸਕਿੱਪ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਅਤੇ ਪੂਰੇ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਮਾਡਲਾਂ ਦੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦੀ ਤੁਲਨਾ ਕਰਦੀ ਹੈ।
ਸਾਰਣੀ 2. EMIF ਸਿਮੂਲੇਸ਼ਨ ਮਾਡਲ: ਪੂਰੀ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਬਨਾਮ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਛੱਡੋ
| ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਛੱਡੋ | ਪੂਰਾ ਕੈਲੀਬ੍ਰੇਸ਼ਨ |
| ਸਿਸਟਮ-ਪੱਧਰ ਦਾ ਸਿਮੂਲੇਸ਼ਨ ਉਪਭੋਗਤਾ ਤਰਕ 'ਤੇ ਧਿਆਨ ਕੇਂਦਰਤ ਕਰਦਾ ਹੈ। | ਕੈਲੀਬ੍ਰੇਸ਼ਨ 'ਤੇ ਧਿਆਨ ਕੇਂਦ੍ਰਤ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਸਿਮੂਲੇਸ਼ਨ। |
| ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਦੇ ਵੇਰਵੇ ਕੈਪਚਰ ਨਹੀਂ ਕੀਤੇ ਗਏ ਹਨ। | ਸਾਰੇ ਐੱਸtagਕੈਲੀਬ੍ਰੇਸ਼ਨ ਦੇ es. |
| ਡਾਟਾ ਸਟੋਰ ਕਰਨ ਅਤੇ ਮੁੜ ਪ੍ਰਾਪਤ ਕਰਨ ਦੀ ਸਮਰੱਥਾ ਹੈ. | ਲੈਵਲਿੰਗ, ਪ੍ਰਤੀ-ਬਿੱਟ ਡੈਸਕਿਊ, ਆਦਿ ਸ਼ਾਮਲ ਹਨ। |
| ਸਹੀ ਕੁਸ਼ਲਤਾ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। | |
| ਬੋਰਡ ਸਕਿਊ ਨੂੰ ਨਹੀਂ ਮੰਨਦਾ। | |
RTL ਸਿਮੂਲੇਸ਼ਨ ਬਨਾਮ ਹਾਰਡਵੇਅਰ ਲਾਗੂ ਕਰਨਾ
ਇਹ ਸਾਰਣੀ EMIF ਸਿਮੂਲੇਸ਼ਨ ਅਤੇ ਹਾਰਡਵੇਅਰ ਲਾਗੂ ਕਰਨ ਵਿਚਕਾਰ ਮੁੱਖ ਅੰਤਰਾਂ ਨੂੰ ਉਜਾਗਰ ਕਰਦੀ ਹੈ।
ਸਾਰਣੀ 3. EMIF RTL ਸਿਮੂਲੇਸ਼ਨ ਬਨਾਮ ਹਾਰਡਵੇਅਰ ਲਾਗੂ ਕਰਨਾ
| RTL ਸਿਮੂਲੇਸ਼ਨ | ਹਾਰਡਵੇਅਰ ਲਾਗੂ ਕਰਨਾ |
| Nios® ਸ਼ੁਰੂਆਤੀ ਅਤੇ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਕੋਡ ਸਮਾਨਾਂਤਰ ਵਿੱਚ ਚਲਾਇਆ ਜਾਂਦਾ ਹੈ। | ਨਿਓਸ ਸ਼ੁਰੂਆਤੀ ਅਤੇ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਕੋਡ ਕ੍ਰਮਵਾਰ ਚਲਾਉਂਦੇ ਹਨ। |
| ਇੰਟਰਫੇਸ ਸਿਮੂਲੇਸ਼ਨ ਵਿੱਚ ਇੱਕੋ ਸਮੇਂ cal_done ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਦੇ ਹਨ। | ਫਿਟਰ ਓਪਰੇਸ਼ਨ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਦਾ ਕ੍ਰਮ ਨਿਰਧਾਰਤ ਕਰਦੇ ਹਨ, ਅਤੇ ਇੰਟਰਫੇਸ ਇੱਕੋ ਸਮੇਂ cal_done ਦਾ ਦਾਅਵਾ ਨਹੀਂ ਕਰਦੇ ਹਨ। |
ਤੁਹਾਨੂੰ ਆਪਣੇ ਡਿਜ਼ਾਈਨ ਦੀ ਐਪਲੀਕੇਸ਼ਨ ਲਈ ਟ੍ਰੈਫਿਕ ਪੈਟਰਨਾਂ ਦੇ ਆਧਾਰ 'ਤੇ RTL ਸਿਮੂਲੇਸ਼ਨ ਚਲਾਉਣੇ ਚਾਹੀਦੇ ਹਨ। ਨੋਟ ਕਰੋ ਕਿ RTL ਸਿਮੂਲੇਸ਼ਨ ਪੀਸੀਬੀ ਟਰੇਸ ਦੇਰੀ ਨੂੰ ਮਾਡਲ ਨਹੀਂ ਕਰਦਾ ਹੈ ਜੋ RTL ਸਿਮੂਲੇਸ਼ਨ ਅਤੇ ਹਾਰਡਵੇਅਰ ਲਾਗੂ ਕਰਨ ਵਿਚਕਾਰ ਲੇਟੈਂਸੀ ਵਿੱਚ ਅੰਤਰ ਪੈਦਾ ਕਰ ਸਕਦਾ ਹੈ।
ਮਾਡਲਸਿਮ ਦੇ ਨਾਲ ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਆਈ.ਪੀ
ਇਹ ਵਿਧੀ ਦਰਸਾਉਂਦੀ ਹੈ ਕਿ ਕਿਵੇਂ EMIF ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਦੀ ਨਕਲ ਕਰਨੀ ਹੈample.
- ਮੈਂਟਰ ਗ੍ਰਾਫਿਕਸ* ਮਾਡਲਸਿਮ ਸਾਫਟਵੇਅਰ ਲਾਂਚ ਕਰੋ ਅਤੇ ਚੁਣੋ File ➤ ਡਾਇਰੈਕਟਰੀ ਬਦਲੋ। ਤਿਆਰ ਕੀਤੇ ਡਿਜ਼ਾਈਨ ਦੇ ਅੰਦਰ sim/ed_sim/mentor ਡਾਇਰੈਕਟਰੀ 'ਤੇ ਜਾਓample ਫੋਲਡਰ.
- ਤਸਦੀਕ ਕਰੋ ਕਿ ਟ੍ਰਾਂਸਕ੍ਰਿਪਟ ਵਿੰਡੋ ਸਕ੍ਰੀਨ ਦੇ ਹੇਠਾਂ ਦਿਖਾਈ ਗਈ ਹੈ। ਜੇਕਰ ਟ੍ਰਾਂਸਕ੍ਰਿਪਟ ਵਿੰਡੋ ਦਿਖਾਈ ਨਹੀਂ ਦੇ ਰਹੀ ਹੈ, ਤਾਂ ਇਸਨੂੰ ਕਲਿੱਕ ਕਰਕੇ ਪ੍ਰਦਰਸ਼ਿਤ ਕਰੋ View ➤ ਪ੍ਰਤੀਲਿਪੀ।
- ਟ੍ਰਾਂਸਕ੍ਰਿਪਟ ਵਿੰਡੋ ਵਿੱਚ, ਸਰੋਤ msim_setup.tcl ਚਲਾਓ।
- ਸਰੋਤ msim_setup.tcl ਦੇ ਚੱਲਣ ਤੋਂ ਬਾਅਦ, ਟ੍ਰਾਂਸਕ੍ਰਿਪਟ ਵਿੰਡੋ ਵਿੱਚ ld_debug ਚਲਾਓ।
- ld_debug ਦੇ ਚੱਲਣ ਤੋਂ ਬਾਅਦ, ਜਾਂਚ ਕਰੋ ਕਿ ਆਬਜੈਕਟ ਵਿੰਡੋ ਦਿਖਾਈ ਗਈ ਹੈ। ਜੇਕਰ ਆਬਜੈਕਟ ਵਿੰਡੋ ਦਿਖਾਈ ਨਹੀਂ ਦੇ ਰਹੀ ਹੈ, ਤਾਂ ਇਸਨੂੰ ਦਬਾ ਕੇ ਪ੍ਰਦਰਸ਼ਿਤ ਕਰੋ View ➤ ਵਸਤੂਆਂ।
- ਆਬਜੈਕਟ ਵਿੰਡੋ ਵਿੱਚ, ਉਹ ਸਿਗਨਲ ਚੁਣੋ ਜੋ ਤੁਸੀਂ ਸੱਜਾ-ਕਲਿੱਕ ਕਰਕੇ ਅਤੇ ਐਡ ਵੇਵ ਚੁਣ ਕੇ ਸਿਮੂਲੇਟ ਕਰਨਾ ਚਾਹੁੰਦੇ ਹੋ।
- ਸਿਮੂਲੇਸ਼ਨ ਲਈ ਸਿਗਨਲਾਂ ਦੀ ਚੋਣ ਕਰਨ ਤੋਂ ਬਾਅਦ, ਟ੍ਰਾਂਸਕ੍ਰਿਪਟ ਵਿੰਡੋ ਵਿੱਚ ਰਨ-ਆਲ ਚਲਾਓ। ਸਿਮੂਲੇਸ਼ਨ ਉਦੋਂ ਤੱਕ ਚੱਲਦਾ ਹੈ ਜਦੋਂ ਤੱਕ ਇਹ ਪੂਰਾ ਨਹੀਂ ਹੋ ਜਾਂਦਾ।
- ਜੇਕਰ ਸਿਮੂਲੇਸ਼ਨ ਦਿਖਾਈ ਨਹੀਂ ਦਿੰਦਾ, ਤਾਂ ਕਲਿੱਕ ਕਰੋ View ➤ ਵੇਵ।
Intel Agilex EMIF IP ਲਈ ਪਿੰਨ ਪਲੇਸਮੈਂਟ
ਇਹ ਵਿਸ਼ਾ ਪਿੰਨ ਪਲੇਸਮੈਂਟ ਲਈ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।
ਵੱਧview
Intel Agilex FPGAs ਦੀ ਹੇਠ ਲਿਖੀ ਬਣਤਰ ਹੈ:
- ਹਰੇਕ ਡਿਵਾਈਸ ਵਿੱਚ 8 I/O ਬੈਂਕ ਹੁੰਦੇ ਹਨ।
- ਹਰੇਕ I/O ਬੈਂਕ ਵਿੱਚ 2 ਉਪ-I/O ਬੈਂਕ ਹੁੰਦੇ ਹਨ।
- ਹਰੇਕ ਸਬ-ਆਈ/ਓ ਬੈਂਕ ਵਿੱਚ 4 ਲੇਨ ਹਨ।
- ਹਰੇਕ ਲੇਨ ਵਿੱਚ 12 ਆਮ-ਉਦੇਸ਼ I/O (GPIO) ਪਿੰਨ ਹੁੰਦੇ ਹਨ।
ਆਮ ਪਿੰਨ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼
ਹੇਠਾਂ ਦਿੱਤੇ ਆਮ ਪਿੰਨ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ ਹਨ।
ਨੋਟ: ਵਧੇਰੇ ਵਿਸਤ੍ਰਿਤ ਪਿੰਨ ਜਾਣਕਾਰੀ ਲਈ, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਵਿੱਚ, ਆਪਣੇ ਬਾਹਰੀ ਮੈਮੋਰੀ ਪ੍ਰੋਟੋਕੋਲ ਲਈ ਪ੍ਰੋਟੋਕੋਲ-ਵਿਸ਼ੇਸ਼ ਅਧਿਆਏ ਵਿੱਚ Intel Agilex FPGA EMIF IP ਪਿੰਨ ਅਤੇ ਸਰੋਤ ਯੋਜਨਾ ਭਾਗ ਨੂੰ ਵੇਖੋ।
- ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਦਿੱਤੇ ਗਏ ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਲਈ ਪਿੰਨ ਉਸੇ I/O ਕਤਾਰ ਦੇ ਅੰਦਰ ਰਹਿੰਦੇ ਹਨ।
- ਕਈ ਬੈਂਕਾਂ ਨੂੰ ਫੈਲਾਉਣ ਵਾਲੇ ਇੰਟਰਫੇਸ ਨੂੰ ਹੇਠ ਲਿਖੀਆਂ ਜ਼ਰੂਰਤਾਂ ਪੂਰੀਆਂ ਕਰਨੀਆਂ ਚਾਹੀਦੀਆਂ ਹਨ:
- ਬੈਂਕ ਇੱਕ ਦੂਜੇ ਦੇ ਨੇੜੇ ਹੋਣੇ ਚਾਹੀਦੇ ਹਨ। ਨਾਲ ਲੱਗਦੇ ਬੈਂਕਾਂ ਬਾਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਵਿੱਚ EMIF ਆਰਕੀਟੈਕਚਰ: I/O ਬੈਂਕ ਵਿਸ਼ਾ ਵੇਖੋ।
- ਸਾਰੇ ਪਤੇ ਅਤੇ ਕਮਾਂਡ ਅਤੇ ਸੰਬੰਧਿਤ ਪਿੰਨ ਇੱਕ ਸਿੰਗਲ ਸਬਬੈਂਕ ਦੇ ਅੰਦਰ ਹੋਣੇ ਚਾਹੀਦੇ ਹਨ।
- ਪਤਾ ਅਤੇ ਕਮਾਂਡ ਅਤੇ ਡਾਟਾ ਪਿੰਨ ਹੇਠ ਲਿਖੀਆਂ ਸ਼ਰਤਾਂ ਅਧੀਨ ਸਬ-ਬੈਂਕ ਨੂੰ ਸਾਂਝਾ ਕਰ ਸਕਦੇ ਹਨ:
- ਪਤਾ ਅਤੇ ਕਮਾਂਡ ਅਤੇ ਡੇਟਾ ਪਿੰਨ ਇੱਕ I/O ਲੇਨ ਨੂੰ ਸਾਂਝਾ ਨਹੀਂ ਕਰ ਸਕਦੇ ਹਨ।
- ਐਡਰੈੱਸ ਅਤੇ ਕਮਾਂਡ ਬੈਂਕ ਵਿੱਚ ਸਿਰਫ਼ ਇੱਕ ਅਣਵਰਤੀ I/O ਲੇਨ ਵਿੱਚ ਡਾਟਾ ਪਿੰਨ ਹੋ ਸਕਦੇ ਹਨ।
ਸਾਰਣੀ 4. ਆਮ ਪਿੰਨ ਪਾਬੰਦੀਆਂ
| ਸਿਗਨਲ ਦੀ ਕਿਸਮ | ਪਾਬੰਦੀ |
| ਡਾਟਾ ਸਟ੍ਰੋਬ | ਇੱਕ DQ ਸਮੂਹ ਨਾਲ ਸਬੰਧਤ ਸਾਰੇ ਸਿਗਨਲ ਇੱਕੋ I/O ਲੇਨ ਵਿੱਚ ਰਹਿਣੇ ਚਾਹੀਦੇ ਹਨ। |
| ਡਾਟਾ | ਸੰਬੰਧਿਤ DQ ਪਿੰਨਾਂ ਨੂੰ ਉਸੇ I/O ਲੇਨ ਵਿੱਚ ਰਹਿਣਾ ਚਾਹੀਦਾ ਹੈ। ਉਹਨਾਂ ਪ੍ਰੋਟੋਕੋਲਾਂ ਲਈ ਜੋ ਦੋ-ਦਿਸ਼ਾਵੀ ਡੇਟਾ ਲਾਈਨਾਂ ਦਾ ਸਮਰਥਨ ਨਹੀਂ ਕਰਦੇ, ਰੀਡ ਸਿਗਨਲਾਂ ਨੂੰ ਲਿਖਣ ਦੇ ਸਿਗਨਲਾਂ ਤੋਂ ਵੱਖਰੇ ਤੌਰ 'ਤੇ ਗਰੁੱਪ ਕੀਤਾ ਜਾਣਾ ਚਾਹੀਦਾ ਹੈ। |
| ਪਤਾ ਅਤੇ ਹੁਕਮ | ਪਤਾ ਅਤੇ ਕਮਾਂਡ ਪਿੰਨ I/O ਸਬ-ਬੈਂਕ ਦੇ ਅੰਦਰ ਪਹਿਲਾਂ ਤੋਂ ਪਰਿਭਾਸ਼ਿਤ ਸਥਾਨਾਂ 'ਤੇ ਰਹਿਣੇ ਚਾਹੀਦੇ ਹਨ। |
ਨੋਟ: ਵਧੇਰੇ ਵਿਸਤ੍ਰਿਤ ਪਿੰਨ ਜਾਣਕਾਰੀ ਲਈ, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਵਿੱਚ, ਆਪਣੇ ਬਾਹਰੀ ਮੈਮੋਰੀ ਪ੍ਰੋਟੋਕੋਲ ਲਈ ਪ੍ਰੋਟੋਕੋਲ-ਵਿਸ਼ੇਸ਼ ਅਧਿਆਏ ਵਿੱਚ Intel Agilex FPGA EMIF IP ਪਿੰਨ ਅਤੇ ਸਰੋਤ ਯੋਜਨਾ ਭਾਗ ਨੂੰ ਵੇਖੋ।
- ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਦਿੱਤੇ ਗਏ ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਲਈ ਪਿੰਨ ਉਸੇ I/O ਕਤਾਰ ਦੇ ਅੰਦਰ ਰਹਿੰਦੇ ਹਨ।
- ਕਈ ਬੈਂਕਾਂ ਨੂੰ ਫੈਲਾਉਣ ਵਾਲੇ ਇੰਟਰਫੇਸ ਨੂੰ ਹੇਠ ਲਿਖੀਆਂ ਜ਼ਰੂਰਤਾਂ ਪੂਰੀਆਂ ਕਰਨੀਆਂ ਚਾਹੀਦੀਆਂ ਹਨ:
- ਬੈਂਕ ਇੱਕ ਦੂਜੇ ਦੇ ਨੇੜੇ ਹੋਣੇ ਚਾਹੀਦੇ ਹਨ। ਨਾਲ ਲੱਗਦੇ ਬੈਂਕਾਂ ਬਾਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਵਿੱਚ EMIF ਆਰਕੀਟੈਕਚਰ: I/O ਬੈਂਕ ਵਿਸ਼ਾ ਵੇਖੋ।
- ਸਾਰੇ ਪਤੇ ਅਤੇ ਕਮਾਂਡ ਅਤੇ ਸੰਬੰਧਿਤ ਪਿੰਨ ਇੱਕ ਸਿੰਗਲ ਸਬਬੈਂਕ ਦੇ ਅੰਦਰ ਹੋਣੇ ਚਾਹੀਦੇ ਹਨ।
- ਪਤਾ ਅਤੇ ਕਮਾਂਡ ਅਤੇ ਡਾਟਾ ਪਿੰਨ ਹੇਠ ਲਿਖੀਆਂ ਸ਼ਰਤਾਂ ਅਧੀਨ ਸਬ-ਬੈਂਕ ਨੂੰ ਸਾਂਝਾ ਕਰ ਸਕਦੇ ਹਨ:
- ਪਤਾ ਅਤੇ ਕਮਾਂਡ ਅਤੇ ਡੇਟਾ ਪਿੰਨ ਇੱਕ I/O ਲੇਨ ਨੂੰ ਸਾਂਝਾ ਨਹੀਂ ਕਰ ਸਕਦੇ ਹਨ।
- ਐਡਰੈੱਸ ਅਤੇ ਕਮਾਂਡ ਬੈਂਕ ਵਿੱਚ ਸਿਰਫ਼ ਇੱਕ ਅਣਵਰਤੀ I/O ਲੇਨ ਵਿੱਚ ਡਾਟਾ ਪਿੰਨ ਹੋ ਸਕਦੇ ਹਨ।
ਇੱਕ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ ਸਾਬਕਾampਟੀਜੀ ਕੌਂਫਿਗਰੇਸ਼ਨ ਵਿਕਲਪ ਦੇ ਨਾਲ
ਤਿਆਰ ਕੀਤਾ EMIF ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਿੱਚ ਇੱਕ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ ਬਲਾਕ (TG) ਸ਼ਾਮਲ ਹੈ। ਮੂਲ ਰੂਪ ਵਿੱਚ, ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਇੱਕ ਸਧਾਰਨ TG ਬਲਾਕ (altera_tg_avl) ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ ਜਿਸਨੂੰ ਸਿਰਫ਼ ਇੱਕ ਹਾਰਡ-ਕੋਡ ਕੀਤੇ ਟ੍ਰੈਫਿਕ ਪੈਟਰਨ ਨੂੰ ਮੁੜ-ਲਾਂਚ ਕਰਨ ਲਈ ਰੀਸੈਟ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ। ਜੇਕਰ ਲੋੜ ਹੋਵੇ, ਤਾਂ ਤੁਸੀਂ ਇਸਦੀ ਬਜਾਏ ਇੱਕ ਸੰਰਚਨਾਯੋਗ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ (TG2) ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਦੀ ਚੋਣ ਕਰ ਸਕਦੇ ਹੋ। ਕੌਂਫਿਗਰੇਬਲ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ (TG2) (altera_tg_avl_2) ਵਿੱਚ, ਤੁਸੀਂ ਨਿਯੰਤਰਣ ਰਜਿਸਟਰਾਂ ਦੁਆਰਾ ਰੀਅਲ ਟਾਈਮ ਵਿੱਚ ਟ੍ਰੈਫਿਕ ਪੈਟਰਨ ਨੂੰ ਕੌਂਫਿਗਰ ਕਰ ਸਕਦੇ ਹੋ - ਮਤਲਬ ਕਿ ਤੁਹਾਨੂੰ ਟ੍ਰੈਫਿਕ ਪੈਟਰਨ ਨੂੰ ਬਦਲਣ ਜਾਂ ਦੁਬਾਰਾ ਲਾਂਚ ਕਰਨ ਲਈ ਡਿਜ਼ਾਈਨ ਨੂੰ ਦੁਬਾਰਾ ਕੰਪਾਇਲ ਕਰਨ ਦੀ ਲੋੜ ਨਹੀਂ ਹੈ। ਇਹ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ ਟ੍ਰੈਫਿਕ ਦੀ ਕਿਸਮ 'ਤੇ ਵਧੀਆ ਨਿਯੰਤਰਣ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ ਜੋ ਇਹ EMIF ਨਿਯੰਤਰਣ ਇੰਟਰਫੇਸ 'ਤੇ ਭੇਜਦਾ ਹੈ। ਇਸ ਤੋਂ ਇਲਾਵਾ, ਇਹ ਸਥਿਤੀ ਰਜਿਸਟਰ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ ਜਿਸ ਵਿੱਚ ਵਿਸਤ੍ਰਿਤ ਅਸਫਲਤਾ ਜਾਣਕਾਰੀ ਹੁੰਦੀ ਹੈ।
ਇੱਕ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ ਨੂੰ ਸਮਰੱਥ ਕਰਨਾ ਸਾਬਕਾample
ਤੁਸੀਂ EMIF ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਵਿੱਚ ਡਾਇਗਨੌਸਟਿਕਸ ਟੈਬ ਤੋਂ ਕੌਂਫਿਗਰੇਬਲ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ ਨੂੰ ਸਮਰੱਥ ਕਰ ਸਕਦੇ ਹੋ। ਸੰਰਚਨਾਯੋਗ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ, ਡਾਇਗਨੌਸਟਿਕਸ ਟੈਬ 'ਤੇ ਸੰਰਚਨਾਯੋਗ ਐਵਲੋਨ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ 2.0 ਦੀ ਵਰਤੋਂ ਕਰੋ ਨੂੰ ਚਾਲੂ ਕਰੋ।
ਚਿੱਤਰ 6.
- ਤੁਸੀਂ ਡਿਫੌਲਟ ਟ੍ਰੈਫਿਕ ਪੈਟਰਨ ਨੂੰ ਅਯੋਗ ਕਰਨ ਦੀ ਚੋਣ ਕਰ ਸਕਦੇ ਹੋtage ਜਾਂ ਉਪਭੋਗਤਾ ਸੰਰਚਿਤ ਟਰੈਫਿਕ ਐੱਸtage, ਪਰ ਤੁਹਾਡੇ ਕੋਲ ਘੱਟੋ-ਘੱਟ ਇੱਕ s ਹੋਣਾ ਚਾਹੀਦਾ ਹੈtage ਸਮਰਥਿਤ ਹੈ। ਇਨ੍ਹਾਂ ਸਬੰਧੀ ਜਾਣਕਾਰੀ ਲਈ ਐੱਸtages, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਯੂਜ਼ਰ ਗਾਈਡ ਵਿੱਚ ਡਿਫਾਲਟ ਟ੍ਰੈਫਿਕ ਪੈਟਰਨ ਅਤੇ ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਸੰਰਚਿਤ ਟ੍ਰੈਫਿਕ ਪੈਟਰਨ ਵੇਖੋ।
- TG2 ਟੈਸਟ ਅਵਧੀ ਪੈਰਾਮੀਟਰ ਸਿਰਫ਼ ਡਿਫੌਲਟ ਟ੍ਰੈਫਿਕ ਪੈਟਰਨ 'ਤੇ ਲਾਗੂ ਹੁੰਦਾ ਹੈ। ਤੁਸੀਂ ਛੋਟੀ, ਦਰਮਿਆਨੀ ਜਾਂ ਅਨੰਤ ਦੀ ਇੱਕ ਟੈਸਟ ਮਿਆਦ ਚੁਣ ਸਕਦੇ ਹੋ।
- ਤੁਸੀਂ TG2 ਸੰਰਚਨਾ ਇੰਟਰਫੇਸ ਮੋਡ ਪੈਰਾਮੀਟਰ ਲਈ ਦੋ ਵਿੱਚੋਂ ਕਿਸੇ ਇੱਕ ਮੁੱਲ ਦੀ ਚੋਣ ਕਰ ਸਕਦੇ ਹੋ:
- JTAG: ਸਿਸਟਮ ਕੰਸੋਲ ਵਿੱਚ ਇੱਕ GUI ਦੀ ਵਰਤੋਂ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ। ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਵਿੱਚ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ ਕੌਂਫਿਗਰੇਸ਼ਨ ਇੰਟਰਫੇਸ ਵੇਖੋ।
- ਨਿਰਯਾਤ: ਟ੍ਰੈਫਿਕ ਪੈਟਰਨ ਨੂੰ ਨਿਯੰਤਰਿਤ ਕਰਨ ਲਈ ਕਸਟਮ RTL ਤਰਕ ਦੀ ਵਰਤੋਂ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ।
ਡਿਜ਼ਾਈਨ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਸਾਬਕਾampEMIF ਡੀਬੱਗ ਟੂਲਕਿੱਟ ਦੇ ਨਾਲ
EMIF ਡੀਬੱਗ ਟੂਲਕਿੱਟ ਨੂੰ ਲਾਂਚ ਕਰਨ ਤੋਂ ਪਹਿਲਾਂ, ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਤੁਸੀਂ ਆਪਣੀ ਡਿਵਾਈਸ ਨੂੰ ਇੱਕ ਪ੍ਰੋਗਰਾਮਿੰਗ ਨਾਲ ਕੌਂਫਿਗਰ ਕੀਤਾ ਹੈ file ਜਿਸ ਵਿੱਚ EMIF ਡੀਬੱਗ ਟੂਲਕਿੱਟ ਸਮਰਥਿਤ ਹੈ। EMIF ਡੀਬੱਗ ਟੂਲਕਿੱਟ ਨੂੰ ਲਾਂਚ ਕਰਨ ਲਈ, ਇਹਨਾਂ ਕਦਮਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋ:
- Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਵਿੱਚ, ਟੂਲਸ ➤ ਸਿਸਟਮ ਡੀਬਗਿੰਗ ਟੂਲਸ ➤ ਸਿਸਟਮ ਕੰਸੋਲ ਦੀ ਚੋਣ ਕਰਕੇ ਸਿਸਟਮ ਕੰਸੋਲ ਖੋਲ੍ਹੋ।
- [ਜੇਕਰ ਤੁਹਾਡਾ ਪ੍ਰੋਜੈਕਟ ਪਹਿਲਾਂ ਤੋਂ ਹੀ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਵਿੱਚ ਖੁੱਲ੍ਹਾ ਹੈ ਤਾਂ ਇਸ ਪੜਾਅ ਨੂੰ ਛੱਡ ਦਿਓ।] ਸਿਸਟਮ ਕੰਸੋਲ ਵਿੱਚ, SRAM ਆਬਜੈਕਟ ਨੂੰ ਲੋਡ ਕਰੋ। file (.sof) ਜਿਸ ਨਾਲ ਤੁਸੀਂ ਬੋਰਡ ਨੂੰ ਪ੍ਰੋਗਰਾਮ ਕੀਤਾ ਹੈ (ਜਿਵੇਂ ਕਿ ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਵਿੱਚ, EMIF ਡੀਬੱਗ ਟੂਲਕਿੱਟ ਦੀ ਵਰਤੋਂ ਕਰਨ ਲਈ ਪੂਰਵ-ਲੋੜਾਂ ਵਿੱਚ ਦੱਸਿਆ ਗਿਆ ਹੈ)।
- ਡੀਬੱਗ ਕਰਨ ਲਈ ਉਦਾਹਰਨਾਂ ਚੁਣੋ।
- EMIF ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਡੀਬੱਗਿੰਗ ਲਈ EMIF ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਡੀਬੱਗ ਟੂਲਕਿੱਟ ਦੀ ਚੋਣ ਕਰੋ, ਜਿਵੇਂ ਕਿ ਡਿਜ਼ਾਈਨ ਐਕਸ ਜਨਰੇਟਿੰਗ ਵਿੱਚ ਦੱਸਿਆ ਗਿਆ ਹੈampਕੈਲੀਬ੍ਰੇਸ਼ਨ ਡੀਬੱਗ ਵਿਕਲਪ ਦੇ ਨਾਲ. ਵਿਕਲਪਕ ਤੌਰ 'ਤੇ, ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ ਡੀਬੱਗਿੰਗ ਲਈ EMIF TG ਸੰਰਚਨਾ ਟੂਲਕਿੱਟ ਦੀ ਚੋਣ ਕਰੋ, ਜਿਵੇਂ ਕਿ ਇੱਕ ਡਿਜ਼ਾਈਨ ਐਕਸ ਜਨਰੇਟਿੰਗ ਵਿੱਚ ਦੱਸਿਆ ਗਿਆ ਹੈ।ampਟੀਜੀ ਕੌਂਫਿਗਰੇਸ਼ਨ ਵਿਕਲਪ ਦੇ ਨਾਲ।
- ਮੁੱਖ ਨੂੰ ਖੋਲ੍ਹਣ ਲਈ ਓਪਨ ਟੂਲਕਿੱਟ 'ਤੇ ਕਲਿੱਕ ਕਰੋ view EMIF ਡੀਬੱਗ ਟੂਲਕਿੱਟ ਦਾ।
- ਜੇਕਰ ਪ੍ਰੋਗਰਾਮ ਕੀਤੇ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਕਈ EMIF ਉਦਾਹਰਨਾਂ ਹਨ, ਤਾਂ ਕਾਲਮ (ਜੇTAG ਮਾਸਟਰ) ਅਤੇ EMIF ਉਦਾਹਰਨ ਦੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ID ਜਿਸ ਲਈ ਟੂਲਕਿੱਟ ਨੂੰ ਸਰਗਰਮ ਕਰਨਾ ਹੈ।
- ਟੂਲਕਿੱਟ ਨੂੰ ਇੰਟਰਫੇਸ ਪੈਰਾਮੀਟਰਾਂ ਅਤੇ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਸਥਿਤੀ ਨੂੰ ਪੜ੍ਹਨ ਦੀ ਇਜਾਜ਼ਤ ਦੇਣ ਲਈ ਇੰਟਰਫੇਸ ਨੂੰ ਸਰਗਰਮ ਕਰੋ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
- ਤੁਹਾਨੂੰ ਇੱਕ ਸਮੇਂ ਵਿੱਚ ਇੱਕ ਇੰਟਰਫੇਸ ਨੂੰ ਡੀਬੱਗ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ; ਇਸ ਲਈ, ਡਿਜ਼ਾਇਨ ਵਿੱਚ ਕਿਸੇ ਹੋਰ ਇੰਟਰਫੇਸ ਨਾਲ ਜੁੜਨ ਲਈ, ਤੁਹਾਨੂੰ ਪਹਿਲਾਂ ਮੌਜੂਦਾ ਇੰਟਰਫੇਸ ਨੂੰ ਅਯੋਗ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ।
ਹੇਠ ਦਿੱਤੇ ਸਾਬਕਾ ਹਨampEMIF ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਡੀਬੱਗ ਟੂਲਕਿੱਟ ਅਤੇ EMIF TG ਕੌਂਫਿਗਰੇਸ਼ਨ ਟੂਲਕਿੱਟ ਤੋਂ ਰਿਪੋਰਟਾਂ ਦੇ ਲੇਸ:, ਕ੍ਰਮਵਾਰ।
ਨੋਟ: ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਡੀਬਗਿੰਗ ਬਾਰੇ ਵੇਰਵਿਆਂ ਲਈ, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਵਿੱਚ, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਡੀਬੱਗ ਟੂਲਕਿੱਟ ਨਾਲ ਡੀਬੱਗਿੰਗ ਵੇਖੋ।
ਨੋਟ: ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ ਡੀਬਗਿੰਗ ਬਾਰੇ ਵੇਰਵਿਆਂ ਲਈ, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਵਿੱਚ, ਟ੍ਰੈਫਿਕ ਜੇਨਰੇਟਰ ਕੌਂਫਿਗਰੇਸ਼ਨ ਉਪਭੋਗਤਾ ਇੰਟਰਫੇਸ ਵੇਖੋ।
ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਲਈ ਵਰਣਨ Intel Agilex FPGA IP
ਜਦੋਂ ਤੁਸੀਂ ਆਪਣਾ EMIF IP ਪੈਰਾਮੀਟਰਾਈਜ਼ ਅਤੇ ਤਿਆਰ ਕਰਦੇ ਹੋ, ਤਾਂ ਤੁਸੀਂ ਇਹ ਨਿਸ਼ਚਿਤ ਕਰ ਸਕਦੇ ਹੋ ਕਿ ਸਿਸਟਮ ਸਿਮੂਲੇਸ਼ਨ ਅਤੇ ਸੰਸਲੇਸ਼ਣ ਲਈ ਡਾਇਰੈਕਟਰੀਆਂ ਬਣਾਉਂਦਾ ਹੈ। file ਸੈੱਟ ਕਰਦਾ ਹੈ, ਅਤੇ ਤਿਆਰ ਕਰਦਾ ਹੈ file ਆਪਣੇ ਆਪ ਸੈੱਟ ਕਰਦਾ ਹੈ। ਜੇਕਰ ਤੁਸੀਂ ਸਾਬਕਾ ਦੇ ਅਧੀਨ ਸਿਮੂਲੇਸ਼ਨ ਜਾਂ ਸਿੰਥੇਸਿਸ ਦੀ ਚੋਣ ਕਰਦੇ ਹੋampਲੇ ਡਿਜ਼ਾਇਨ Fileਸਾਬਕਾ 'ਤੇ ਐੱਸample ਡਿਜ਼ਾਈਨ ਟੈਬ, ਸਿਸਟਮ ਇੱਕ ਸੰਪੂਰਨ ਸਿਮੂਲੇਸ਼ਨ ਬਣਾਉਂਦਾ ਹੈ file ਸੈੱਟ ਜਾਂ ਸੰਪੂਰਨ ਸੰਸਲੇਸ਼ਣ file ਤੁਹਾਡੀ ਚੋਣ ਦੇ ਅਨੁਸਾਰ ਸੈੱਟ ਕਰੋ।
ਸਿੰਥੇਸਿਸ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample
ਸਿੰਥੇਸਿਸ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਿੱਚ ਹੇਠਾਂ ਦਿੱਤੇ ਚਿੱਤਰ ਵਿੱਚ ਦਰਸਾਏ ਮੁੱਖ ਬਲਾਕ ਸ਼ਾਮਲ ਹਨ।
- ਇੱਕ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ, ਜੋ ਕਿ ਇੱਕ ਸੰਸਲੇਸ਼ਣਯੋਗ Avalon®-MM ਸਾਬਕਾ ਹੈample ਡ੍ਰਾਈਵਰ ਜੋ ਪਤਿਆਂ ਦੀ ਪੈਰਾਮੀਟਰਾਈਜ਼ਡ ਸੰਖਿਆ 'ਤੇ ਰੀਡ ਅਤੇ ਰਾਈਟ ਦੇ ਇੱਕ ਸੂਡੋ-ਰੈਂਡਮ ਪੈਟਰਨ ਨੂੰ ਲਾਗੂ ਕਰਦਾ ਹੈ। ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ ਮੈਮੋਰੀ ਤੋਂ ਪੜ੍ਹੇ ਗਏ ਡੇਟਾ ਦੀ ਨਿਗਰਾਨੀ ਵੀ ਕਰਦਾ ਹੈ ਤਾਂ ਜੋ ਇਹ ਯਕੀਨੀ ਬਣਾਇਆ ਜਾ ਸਕੇ ਕਿ ਇਹ ਲਿਖਤੀ ਡੇਟਾ ਨਾਲ ਮੇਲ ਖਾਂਦਾ ਹੈ ਅਤੇ ਨਹੀਂ ਤਾਂ ਅਸਫਲਤਾ ਦਾ ਦਾਅਵਾ ਕਰਦਾ ਹੈ।
- ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਦੀ ਇੱਕ ਉਦਾਹਰਣ, ਜਿਸ ਵਿੱਚ ਸ਼ਾਮਲ ਹਨ:
- ਇੱਕ ਮੈਮੋਰੀ ਕੰਟਰੋਲਰ ਜੋ Avalon-MM ਇੰਟਰਫੇਸ ਅਤੇ AFI ਇੰਟਰਫੇਸ ਵਿਚਕਾਰ ਸੰਚਾਲਨ ਕਰਦਾ ਹੈ।
- PHY, ਜੋ ਕਿ ਮੈਮੋਰੀ ਕੰਟਰੋਲਰ ਅਤੇ ਬਾਹਰੀ ਮੈਮੋਰੀ ਡਿਵਾਈਸਾਂ ਦੇ ਵਿਚਕਾਰ ਇੱਕ ਇੰਟਰਫੇਸ ਦੇ ਤੌਰ ਤੇ ਕੰਮ ਕਰਦਾ ਹੈ ਤਾਂ ਜੋ ਪੜ੍ਹਨ ਅਤੇ ਲਿਖਣ ਦੀਆਂ ਕਾਰਵਾਈਆਂ ਨੂੰ ਪੂਰਾ ਕੀਤਾ ਜਾ ਸਕੇ।
ਚਿੱਤਰ 7. ਸਿੰਥੇਸਿਸ ਡਿਜ਼ਾਈਨ ਐਕਸample
ਨੋਟ: ਜੇਕਰ ਇੱਕ ਜਾਂ ਇੱਕ ਤੋਂ ਵੱਧ PLL ਸ਼ੇਅਰਿੰਗ ਮੋਡ, DLL ਸ਼ੇਅਰਿੰਗ ਮੋਡ, ਜਾਂ OCT ਸ਼ੇਅਰਿੰਗ ਮੋਡ ਪੈਰਾਮੀਟਰ ਨੋ ਸ਼ੇਅਰਿੰਗ ਤੋਂ ਇਲਾਵਾ ਕਿਸੇ ਹੋਰ ਮੁੱਲ 'ਤੇ ਸੈੱਟ ਕੀਤੇ ਗਏ ਹਨ, ਤਾਂ ਸਿੰਥੇਸਿਸ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਿੱਚ ਦੋ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ/ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਉਦਾਹਰਨ ਸ਼ਾਮਲ ਹੋਣਗੇ। ਦੋ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ/ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਉਦਾਹਰਨਾਂ ਸਿਰਫ ਸਾਂਝੇ PLL/DLL/OCT ਕਨੈਕਸ਼ਨਾਂ ਦੁਆਰਾ ਸੰਬੰਧਿਤ ਹਨ ਜਿਵੇਂ ਕਿ ਪੈਰਾਮੀਟਰ ਸੈਟਿੰਗਾਂ ਦੁਆਰਾ ਪਰਿਭਾਸ਼ਿਤ ਕੀਤਾ ਗਿਆ ਹੈ। ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ/ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਉਦਾਹਰਨਾਂ ਦਰਸਾਉਂਦੀਆਂ ਹਨ ਕਿ ਤੁਸੀਂ ਆਪਣੇ ਖੁਦ ਦੇ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਅਜਿਹੇ ਕਨੈਕਸ਼ਨ ਕਿਵੇਂ ਬਣਾ ਸਕਦੇ ਹੋ।
ਸਿਮੂਲੇਸ਼ਨ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample
ਸਿਮੂਲੇਸ਼ਨ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਿੱਚ ਹੇਠਾਂ ਦਿੱਤੇ ਚਿੱਤਰ ਵਿੱਚ ਦਰਸਾਏ ਮੁੱਖ ਬਲਾਕ ਸ਼ਾਮਲ ਹਨ।
- ਸਿੰਥੇਸਿਸ ਡਿਜ਼ਾਈਨ ਦੀ ਇੱਕ ਉਦਾਹਰਣ ਸਾਬਕਾample. ਜਿਵੇਂ ਕਿ ਪਿਛਲੇ ਭਾਗ ਵਿੱਚ ਦੱਸਿਆ ਗਿਆ ਹੈ, ਸੰਸਲੇਸ਼ਣ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਿੱਚ ਇੱਕ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ, ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਕੰਪੋਨੈਂਟ, ਅਤੇ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਦੀ ਇੱਕ ਉਦਾਹਰਣ ਸ਼ਾਮਲ ਹੈ। ਇਹ ਬਲਾਕ ਐਬਸਟਰੈਕਟ ਸਿਮੂਲੇਸ਼ਨ ਮਾਡਲਾਂ ਲਈ ਡਿਫੌਲਟ ਹਨ ਜਿੱਥੇ ਤੇਜ਼ ਸਿਮੂਲੇਸ਼ਨ ਲਈ ਉਚਿਤ ਹੈ।
- ਇੱਕ ਮੈਮੋਰੀ ਮਾਡਲ, ਜੋ ਇੱਕ ਆਮ ਮਾਡਲ ਵਜੋਂ ਕੰਮ ਕਰਦਾ ਹੈ ਜੋ ਮੈਮੋਰੀ ਪ੍ਰੋਟੋਕੋਲ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦੀ ਪਾਲਣਾ ਕਰਦਾ ਹੈ। ਅਕਸਰ, ਮੈਮੋਰੀ ਵਿਕਰੇਤਾ ਉਹਨਾਂ ਦੇ ਖਾਸ ਮੈਮੋਰੀ ਭਾਗਾਂ ਲਈ ਸਿਮੂਲੇਸ਼ਨ ਮਾਡਲ ਪ੍ਰਦਾਨ ਕਰਦੇ ਹਨ ਜੋ ਤੁਸੀਂ ਉਹਨਾਂ ਤੋਂ ਡਾਊਨਲੋਡ ਕਰ ਸਕਦੇ ਹੋ webਸਾਈਟਾਂ।
- ਇੱਕ ਸਥਿਤੀ ਜਾਂਚਕਰਤਾ, ਜੋ ਇੱਕ ਸਮੁੱਚੀ ਪਾਸ ਜਾਂ ਅਸਫਲ ਸਥਿਤੀ ਨੂੰ ਸੰਕੇਤ ਕਰਨ ਲਈ, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ IP ਅਤੇ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ ਤੋਂ ਸਥਿਤੀ ਸਿਗਨਲਾਂ ਦੀ ਨਿਗਰਾਨੀ ਕਰਦਾ ਹੈ।
ਚਿੱਤਰ 10. ਸਿਮੂਲੇਸ਼ਨ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample
Example ਡਿਜ਼ਾਈਨ ਇੰਟਰਫੇਸ ਟੈਬ
ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਇੱਕ ਸਾਬਕਾ ਸ਼ਾਮਲ ਹੈample ਡਿਜ਼ਾਈਨ ਟੈਬ ਜੋ ਤੁਹਾਨੂੰ ਆਪਣੇ ਡਿਜ਼ਾਈਨ ਨੂੰ ਮਾਪਦੰਡ ਬਣਾਉਣ ਅਤੇ ਤਿਆਰ ਕਰਨ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦਾ ਹੈamples.
ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਯੂਜ਼ਰ ਗਾਈਡ ਆਰਕਾਈਵਜ਼
IP ਸੰਸਕਰਣ v19.1 ਤੱਕ ਦੇ Intel Quartus Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣਾਂ ਦੇ ਸਮਾਨ ਹਨ। Intel Quartus Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 19.2 ਜਾਂ ਬਾਅਦ ਦੇ ਸੰਸਕਰਣ ਤੋਂ, IP ਕੋਲ ਇੱਕ ਨਵੀਂ IP ਸੰਸਕਰਣ ਯੋਜਨਾ ਹੈ। ਜੇਕਰ ਇੱਕ IP ਕੋਰ ਸੰਸਕਰਣ ਸੂਚੀਬੱਧ ਨਹੀਂ ਹੈ, ਤਾਂ ਪਿਛਲੇ IP ਕੋਰ ਸੰਸਕਰਣ ਲਈ ਉਪਭੋਗਤਾ ਗਾਈਡ ਲਾਗੂ ਹੁੰਦੀ ਹੈ।
ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ
| ਦਸਤਾਵੇਜ਼ ਸੰਸਕਰਣ | Intel Quartus Prime ਸੰਸਕਰਣ | IP ਸੰਸਕਰਣ | ਤਬਦੀਲੀਆਂ |
| 2021.06.21 | 21.2 | 2.4.2 | ਵਿਚ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਤੇਜ਼ ਸ਼ੁਰੂਆਤ ਅਧਿਆਇ:
• ਵਿੱਚ ਇੱਕ ਨੋਟ ਜੋੜਿਆ ਗਿਆ Intel Agilex EMIF ਡਿਜ਼ਾਈਨ ਨੂੰ ਕੰਪਾਈਲ ਕਰਨਾ ਅਤੇ ਪ੍ਰੋਗਰਾਮ ਕਰਨਾample ਵਿਸ਼ਾ • ਦੇ ਸਿਰਲੇਖ ਨੂੰ ਸੋਧਿਆ ਇੱਕ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ ਸਾਬਕਾampਕੈਲੀਬ੍ਰੇਸ਼ਨ ਡੀਬੱਗ ਵਿਕਲਪ ਦੇ ਨਾਲ ਵਿਸ਼ਾ • ਸ਼ਾਮਿਲ ਕੀਤਾ ਗਿਆ ਇੱਕ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ ਸਾਬਕਾampਟੀਜੀ ਕੌਂਫਿਗਰੇਸ਼ਨ ਵਿਕਲਪ ਦੇ ਨਾਲ ਅਤੇ ਇੱਕ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਟ੍ਰੈਫਿਕ ਜਨਰੇਟਰ ਨੂੰ ਸਮਰੱਥ ਕਰਨਾ ਸਾਬਕਾample ਵਿਸ਼ੇ • ਸੰਸ਼ੋਧਿਤ ਕਦਮ 2, 3, ਅਤੇ 4, ਕਈ ਅੰਕੜਿਆਂ ਨੂੰ ਅਪਡੇਟ ਕੀਤਾ, ਅਤੇ ਇੱਕ ਨੋਟ ਜੋੜਿਆ, ਡਿਜ਼ਾਈਨ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਸਾਬਕਾampEMIF ਡੀਬੱਗ ਟੂਲਕਿੱਟ ਦੇ ਨਾਲ ਵਿਸ਼ਾ |
| 2021.03.29 | 21.1 | 2.4.0 | ਵਿਚ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਤੇਜ਼ ਸ਼ੁਰੂਆਤ ਅਧਿਆਇ:
• ਵਿੱਚ ਇੱਕ ਨੋਟ ਜੋੜਿਆ ਗਿਆ ਸਿੰਥੇਸਾਈਜ਼ ਕਰਨ ਯੋਗ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Example ਅਤੇ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Exampਸਿਮੂਲੇਸ਼ਨ ਲਈ le ਵਿਸ਼ੇ • ਅੱਪਡੇਟ ਕੀਤਾ File ਵਿੱਚ ਬਣਤਰ ਚਿੱਤਰ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Exampਸਿਮੂਲੇਸ਼ਨ ਲਈ le ਵਿਸ਼ਾ |
| 2020.12.14 | 20.4 | 2.3.0 | ਵਿਚ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਤੇਜ਼ ਸ਼ੁਰੂਆਤ ਅਧਿਆਇ, ਹੇਠ ਲਿਖੇ ਬਦਲਾਅ ਕੀਤੇ:
• ਅੱਪਡੇਟ ਕੀਤਾ ਸਿੰਥੇਸਾਈਜ਼ ਕਰਨ ਯੋਗ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Example ਮਲਟੀ-EMIF ਡਿਜ਼ਾਈਨ ਸ਼ਾਮਲ ਕਰਨ ਲਈ ਵਿਸ਼ਾ। • ਚਰਣ 3 ਲਈ ਚਿੱਤਰ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ ਗਿਆ ਹੈ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Exampਸਿਮੂਲੇਸ਼ਨ ਲਈ le ਵਿਸ਼ਾ |
| 2020.10.05 | 20.3 | 2.3.0 | ਵਿਚ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਤੇਜ਼ ਸ਼ੁਰੂਆਤ ਗਾਈਡ ਅਧਿਆਇ, ਹੇਠ ਲਿਖੇ ਬਦਲਾਅ ਕੀਤੇ:
• ਵਿੱਚ ਇੱਕ EMIF ਪ੍ਰੋਜੈਕਟ ਬਣਾਉਣਾ, ਕਦਮ 6 ਵਿੱਚ ਚਿੱਤਰ ਨੂੰ ਅਪਡੇਟ ਕੀਤਾ। • ਵਿੱਚ ਸਿੰਥੇਸਾਈਜ਼ ਕਰਨ ਯੋਗ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Example, ਕਦਮ 3 ਵਿੱਚ ਚਿੱਤਰ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ। • ਵਿੱਚ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Exampਸਿਮੂਲੇਸ਼ਨ ਲਈ le, ਕਦਮ 3 ਵਿੱਚ ਚਿੱਤਰ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ। • ਵਿੱਚ ਸਿਮੂਲੇਸ਼ਨ ਬਨਾਮ ਹਾਰਡਵੇਅਰ ਲਾਗੂ ਕਰਨਾ, ਦੂਜੀ ਸਾਰਣੀ ਵਿੱਚ ਇੱਕ ਮਾਮੂਲੀ ਟਾਈਪੋ ਨੂੰ ਠੀਕ ਕੀਤਾ। • ਵਿੱਚ ਡਿਜ਼ਾਈਨ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਸਾਬਕਾampEMIF ਡੀਬੱਗ ਟੂਲਕਿੱਟ ਦੇ ਨਾਲ, ਸੰਸ਼ੋਧਿਤ ਕਦਮ 6, ਕਦਮ 7 ਅਤੇ 8 ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ। |
| ਜਾਰੀ… | |||
| ਦਸਤਾਵੇਜ਼ ਸੰਸਕਰਣ | Intel Quartus Prime ਸੰਸਕਰਣ | IP ਸੰਸਕਰਣ | ਤਬਦੀਲੀਆਂ |
| 2020.04.13 | 20.1 | 2.1.0 | • ਵਿੱਚ ਬਾਰੇ ਅਧਿਆਇ, ਵਿੱਚ ਸਾਰਣੀ ਨੂੰ ਸੋਧਿਆ
ਜਾਣਕਾਰੀ ਜਾਰੀ ਕਰੋ ਵਿਸ਼ਾ • ਵਿੱਚ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਤੇਜ਼ ਸ਼ੁਰੂਆਤ ਗਾਈਡ ਅਧਿਆਇ: — ਸੰਸ਼ੋਧਿਤ ਕਦਮ 7 ਅਤੇ ਸੰਬੰਧਿਤ ਚਿੱਤਰ, ਵਿੱਚ ਸਿੰਥੇਸਾਈਜ਼ ਕਰਨ ਯੋਗ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Example ਵਿਸ਼ਾ - ਨੂੰ ਸੋਧਿਆ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ ਐਕਸampਡੀਬੱਗ ਵਿਕਲਪ ਦੇ ਨਾਲ ਵਿਸ਼ਾ - ਨੂੰ ਸੋਧਿਆ ਡਿਜ਼ਾਈਨ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਸਾਬਕਾampEMIF ਡੀਬੱਗ ਟੂਲਕਿੱਟ ਦੇ ਨਾਲ ਵਿਸ਼ਾ |
| 2019.12.16 | 19.4 | 2.0.0 | • ਵਿੱਚ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਤੇਜ਼ ਸ਼ੁਰੂਆਤ ਅਧਿਆਇ:
- ਦੇ ਕਦਮ 6 ਵਿੱਚ ਦ੍ਰਿਸ਼ਟਾਂਤ ਨੂੰ ਅਪਡੇਟ ਕੀਤਾ ਇੱਕ EMIF ਪ੍ਰੋਜੈਕਟ ਬਣਾਉਣਾ ਵਿਸ਼ਾ - ਦੇ ਕਦਮ 4 ਵਿੱਚ ਦ੍ਰਿਸ਼ਟਾਂਤ ਨੂੰ ਅਪਡੇਟ ਕੀਤਾ ਸਿੰਥੇਸਾਈਜ਼ ਕਰਨ ਯੋਗ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Example ਵਿਸ਼ਾ - ਦੇ ਕਦਮ 4 ਵਿੱਚ ਦ੍ਰਿਸ਼ਟਾਂਤ ਨੂੰ ਅਪਡੇਟ ਕੀਤਾ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Exampਸਿਮੂਲੇਸ਼ਨ ਲਈ le ਵਿਸ਼ਾ - ਵਿੱਚ ਸੋਧਿਆ ਕਦਮ 5 EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Exampਸਿਮੂਲੇਸ਼ਨ ਲਈ le ਵਿਸ਼ਾ - ਨੂੰ ਸੋਧਿਆ ਆਮ ਪਿੰਨ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ ਅਤੇ ਨਾਲ ਲੱਗਦੇ ਬੈਂਕਾਂ ਦੇ ਭਾਗ Intel Agilex EMIF IP ਲਈ ਪਿੰਨ ਪਲੇਸਮੈਂਟ ਵਿਸ਼ਾ |
| 2019.10.18 | 19.3 | • ਵਿੱਚ ਇੱਕ EMIF ਪ੍ਰੋਜੈਕਟ ਬਣਾਉਣਾ ਵਿਸ਼ਾ, ਬਿੰਦੂ 6 ਨਾਲ ਚਿੱਤਰ ਨੂੰ ਅਪਡੇਟ ਕੀਤਾ।
• ਵਿੱਚ EMIF IP ਤਿਆਰ ਕਰਨਾ ਅਤੇ ਸੰਰਚਿਤ ਕਰਨਾ ਵਿਸ਼ਾ, ਕਦਮ 1 ਦੇ ਨਾਲ ਚਿੱਤਰ ਨੂੰ ਅਪਡੇਟ ਕੀਤਾ। • ਵਿੱਚ ਸਾਰਣੀ ਵਿੱਚ Intel Agilex EMIF ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ ਵਿਸ਼ਾ, ਲਈ ਵਰਣਨ ਬਦਲਿਆ ਗਿਆ ਹੈ ਬੋਰਡ ਟੈਬ. • ਵਿੱਚ ਸਿੰਥੇਸਾਈਜ਼ ਕਰਨ ਯੋਗ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Example ਅਤੇ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Exampਸਿਮੂਲੇਸ਼ਨ ਲਈ le ਵਿਸ਼ੇ, ਹਰੇਕ ਵਿਸ਼ੇ ਦੇ ਪੜਾਅ 3 ਵਿੱਚ ਚਿੱਤਰ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ। • ਵਿੱਚ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Exampਸਿਮੂਲੇਸ਼ਨ ਲਈ le ਵਿਸ਼ਾ, ਅੱਪਡੇਟ ਕੀਤਾ ਤਿਆਰ ਸਿਮੂਲੇਸ਼ਨ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample File ਬਣਤਰ ਚਿੱਤਰ ਦੇ ਬਾਅਦ ਨੋਟ ਨੂੰ ਚਿੱਤਰ ਅਤੇ ਸੋਧਿਆ. • ਵਿੱਚ ਸਿੰਥੇਸਾਈਜ਼ ਕਰਨ ਯੋਗ EMIF ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ Example ਵਿਸ਼ਾ, ਮਲਟੀਪਲ ਇੰਟਰਫੇਸਾਂ ਲਈ ਇੱਕ ਕਦਮ ਅਤੇ ਇੱਕ ਚਿੱਤਰ ਜੋੜਿਆ। |
|
| 2019.07.31 | 19.2 | 1.2.0 | • ਜੋੜਿਆ ਗਿਆ ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਬਾਰੇ Intel Agilex FPGA IP ਅਧਿਆਇ ਅਤੇ ਰੀਲੀਜ਼ ਜਾਣਕਾਰੀ।
• ਅੱਪਡੇਟ ਕੀਤੀਆਂ ਤਾਰੀਖਾਂ ਅਤੇ ਸੰਸਕਰਣ ਨੰਬਰ। • ਨੂੰ ਮਾਮੂਲੀ ਸੁਧਾਰ ਸਿੰਥੇਸਿਸ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਿੱਚ ਚਿੱਤਰ ਸਿੰਥੇਸਿਸ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਿਸ਼ਾ |
| 2019.04.02 | 19.1 | • ਸ਼ੁਰੂਆਤੀ ਰਿਲੀਜ਼। |
ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ
ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ
 |
intel UG-20219 ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample [pdf] ਯੂਜ਼ਰ ਗਾਈਡ UG-20219 ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample, UG-20219, ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample, ਇੰਟਰਫੇਸ Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample, Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample |
