UG-20219 Rhyngwynebau Cof Allanol Intel Agilex FPGA IP Design Example

Ynglŷn â'r Rhyngwynebau Cof Allanol Intel® Agilexâ„¢ FPGA IP

Rhyddhau Gwybodaeth

Mae fersiynau IP yr un fath â fersiynau meddalwedd Intel® Quartus® Prime Design Suite hyd at v19.1. O fersiwn meddalwedd Intel Quartus Prime Design 19.2 neu ddiweddarach, mae gan creiddiau IP gynllun fersiwn IP newydd. Mae rhif y cynllun fersiwn IP (XYZ) yn newid o un fersiwn meddalwedd i'r llall. Newid yn:

• Mae X yn dynodi adolygiad mawr o'r IP. Os byddwch yn diweddaru eich meddalwedd Intel Quartus Prime, rhaid i chi adfywio'r IP.
• Mae Y yn nodi bod yr IP yn cynnwys nodweddion newydd. Adnewyddwch eich IP i gynnwys y nodweddion newydd hyn.
• Mae Z yn nodi bod yr IP yn cynnwys mân newidiadau. Adnewyddwch eich IP i gynnwys y newidiadau hyn.
  

  Eitem	Disgrifiad
  Fersiwn IP	2.4.2
  Intel Quartus Prime	21.2
  Dyddiad Rhyddhau	2021.06.21

Dylunio Cynampgyda Canllaw Cychwyn Cyflym ar gyfer Rhyngwynebau Cof Allanol Intel Agilex™ FPGA IP

Dyluniad awtomataidd cynampMae llif le ar gael ar gyfer rhyngwynebau cof allanol Intel Agilex™. The Generate Example Designs botwm ar yr ExampMae tab Designs yn eich galluogi i nodi a chynhyrchu'r dyluniad synthesis ac efelychu example file setiau y gallwch eu defnyddio i ddilysu eich IP EMIF. Gallwch chi gynhyrchu dyluniad cynampsy'n cyfateb i becyn datblygu Intel FPGA, neu ar gyfer unrhyw IP EMIF rydych chi'n ei gynhyrchu. Gallwch ddefnyddio'r dyluniad exampi gynorthwyo eich gwerthusiad, neu fel man cychwyn ar gyfer eich system eich hun.

Dyluniad Cyffredinol Example Llifau gwaith

Creu Prosiect EMIF

Ar gyfer ei feddalwedd Intel Quartus Prime fersiwn 17.1 ac yn ddiweddarach, rhaid i chi greu prosiect Intel Quartus Prime cyn cynhyrchu'r IP EMIF a dylunio example.

1. Lansio meddalwedd Intel Quartus Prime a dewis File ➤ Dewin Prosiect Newydd. Cliciwch Nesaf. Dylunio Cynampgyda Canllaw Cychwyn Cyflym ar gyfer Rhyngwynebau Cof Allanol Intel Agilex™ FPGA IP
2. Penodi cyfeiriadur ( ), enw ar gyfer prosiect Intel Quartus Prime ( ), ac enw endid dylunio lefel uchaf ( ) yr ydych am ei greu. Cliciwch Nesaf.
3. Gwiriwch fod y Prosiect Gwag wedi'i ddewis. Cliciwch Nesaf ddwywaith.
4. O dan Teulu, dewiswch Intel Agilex.
5. O dan hidlydd Enw, teipiwch rif rhan y ddyfais.
6. O dan dyfeisiau sydd ar gael, dewiswch y ddyfais briodol.
7. Cliciwch Gorffen.

Cynhyrchu a Ffurfweddu'r IP EMIF

Mae'r camau canlynol yn dangos sut i gynhyrchu a ffurfweddu'r IP EMIF. Mae'r llwybr cerdded hwn yn creu rhyngwyneb DDR4, ond mae'r camau'n debyg ar gyfer protocolau eraill. (Mae'r camau hyn yn dilyn llif y Catalog IP (annibynnol); os dewiswch ddefnyddio llif y Dylunydd Platfform (system) yn lle hynny, mae'r camau'n debyg.)

1. Yn y ffenestr Catalog IP, dewiswch Rhyngwynebau Cof Allanol Intel Agilex FPGA IP. (Os nad yw ffenestr y Catalog IP yn weladwy, dewiswch View ➤ Catalog IP.)
2. Yn y Golygydd Paramedr IP, rhowch enw endid ar gyfer yr IP EMIF (yr enw a roddwch yma yw'r file enw ar gyfer yr IP) a nodwch gyfeiriadur. Cliciwch Creu.
3. Mae gan y golygydd paramedr sawl tab lle mae'n rhaid i chi ffurfweddu paramedrau i adlewyrchu eich gweithrediad EMIF.

Canllawiau Golygydd Paramedr Intel Agilex EMIF
Mae'r pwnc hwn yn darparu arweiniad lefel uchel ar gyfer paramedroli'r tabiau yn olygydd paramedr IP Intel Agilex EMIF.

Tabl 1. Canllawiau Golygydd Paramedr EMIF

Tab Golygydd Paramedr	Canllawiau
Cyffredinol	Sicrhewch fod y paramedrau canlynol yn cael eu nodi'n gywir: • Y radd cyflymder ar gyfer y ddyfais. • Amledd y cloc cof. • Amledd cloc cyfeirio PLL.
Cof	• Cyfeiriwch at y daflen ddata ar gyfer eich dyfais cof i fynd i mewn i'r paramedrau ar y Cof tab. • Dylech hefyd nodi lleoliad penodol ar gyfer y pin ALERT#. (Yn berthnasol i brotocol cof DDR4 yn unig.)
Mem I/O	• Ar gyfer ymchwiliadau prosiect cychwynnol, gallwch ddefnyddio'r gosodiadau diofyn ar y Mem I/O tab. • Ar gyfer dilysu dyluniad uwch, dylech berfformio efelychiad bwrdd i gael y gosodiadau terfynu gorau posibl.
FPGA I/O	• Ar gyfer ymchwiliadau prosiect cychwynnol, gallwch ddefnyddio'r gosodiadau diofyn ar y FPGA I/O tab. • Ar gyfer dilysu dyluniad uwch, dylech berfformio efelychiad bwrdd gyda modelau IBIS cysylltiedig i ddewis safonau I/O priodol.
Mem Amseru	• Ar gyfer ymchwiliadau prosiect cychwynnol, gallwch ddefnyddio'r gosodiadau diofyn ar y Mem Amseru tab. • Ar gyfer dilysu dyluniad uwch, dylech nodi paramedrau yn ôl taflen ddata eich dyfais cof.
Rheolydd	Gosodwch baramedrau'r rheolydd yn ôl y cyfluniad a'r ymddygiad dymunol ar gyfer eich rheolydd cof.
Diagnosteg	Gallwch ddefnyddio'r paramedrau ar y Diagnosteg tab i gynorthwyo i brofi a dadfygio eich rhyngwyneb cof.
Example Designs	Mae'r Example Designs tab yn gadael i chi gynhyrchu dyluniad examples ar gyfer synthesis ac ar gyfer efelychu. Mae'r dyluniad a gynhyrchir cynampMae le yn system EMIF gyflawn sy'n cynnwys yr IP EMIF a gyrrwr sy'n cynhyrchu traffig ar hap i ddilysu'r rhyngwyneb cof.

I gael gwybodaeth fanwl am baramedrau unigol, cyfeiriwch at y bennod briodol ar gyfer eich protocol cof yn y Rhyngwynebau Cof Allanol Canllaw Defnyddiwr IP Intel Agilex FPGA.

Cynhyrchu'r Dyluniad EMIF Synthesizable Example

Ar gyfer pecyn datblygu Intel Agilex, mae'n ddigon gadael y rhan fwyaf o osodiadau IP Intel Agilex EMIF yn eu gwerthoedd diofyn. I gynhyrchu'r dyluniad synthesizable example, dilynwch y camau hyn:

1. Ar yr Example Designs tab, sicrhewch fod y blwch Synthesis yn cael ei wirio.
   • Os ydych yn gweithredu rhyngwyneb sengl example design, ffurfweddwch yr IP EMIF a chliciwch File➤ Arbedwch i gadw'r gosodiad cyfredol yn amrywiad IP y defnyddiwr file ( .ip).
     • Os ydych yn gweithredu example dylunio gyda rhyngwynebau lluosog, nodwch Nifer yr IPs i'r nifer a ddymunir o ryngwynebau. Gallwch weld cyfanswm nifer yr ID EMIF yr un fath â'r Nifer IPs a ddewiswyd. Dilynwch y camau hyn i ffurfweddu pob rhyngwyneb:
   •  Dewiswch y Cal-IP i nodi cysylltiad y rhyngwyneb â'r IP Calibro.
   • Ffurfweddwch yr IP EMIF yn unol â hynny ym mhob Tab Golygydd Paramedr.
   • Dychwelyd i Example Dylunio tab a chliciwch Dal ar yr ID EMIF a ddymunir.
   • Ailadroddwch gam a i c ar gyfer pob ID EMIF.
   • Gallwch glicio ar y botwm Clirio i gael gwared ar y paramedrau a ddaliwyd ac ailadrodd cam a i c i wneud newidiadau i'r IP EMIF.
   • Cliciwch File➤ Arbedwch i gadw'r gosodiad cyfredol yn amrywiad IP y defnyddiwr file ( .ip).
2. Cliciwch Generate Example Dylunio yng nghornel dde uchaf y ffenestr.
3. Nodwch gyfeiriadur ar gyfer y cynllun EMIF example a chliciwch OK. Cynhyrchu cynllun EMIF yn llwyddiannus cynampMae le yn creu'r canlynol filegosod o dan gyfeirlyfr qii.
4. Cliciwch File ➤ Gadael i adael ffenestr IP Parameter Editor Pro. Mae'r system yn annog, Nid yw newidiadau diweddar wedi'u cynhyrchu. Cynhyrchu nawr? Cliciwch Na i barhau â'r llif nesaf.
5. I agor y cynample design, cliciwch File ➤ Prosiect Agored, a llywio i'r /ample_name>/qii/ed_synth.qpf a chliciwch Open.
   Nodyn: Am wybodaeth ar lunio a rhaglennu'r dyluniad example, cyfeiriwch at
   Llunio a Rhaglennu Intel Agilex EMIF Design Example.

Ffigur 4. Dyluniad Synthesizable a Gynhyrchwyd Example File Strwythur

I gael gwybodaeth am adeiladu system gyda dau neu fwy o ryngwynebau cof allanol, cyfeiriwch at Creating a Design Example gyda Rhyngwynebau EMIF Lluosog, yn y Rhyngwynebau Cof Allanol Canllaw Defnyddiwr IP Intel Agilex FPGA. I gael gwybodaeth am ddadfygio rhyngwynebau lluosog, cyfeiriwch at Galluogi Pecyn Cymorth EMIF mewn Dyluniad Presennol, yn y Rhyngwynebau Cof Allanol Canllaw Defnyddiwr IP Intel Agilex FPGA.

Nodyn: Os na ddewiswch y blwch ticio Efelychiad neu Synthesis, mae'r cyfeiriadur cyrchfan yn cynnwys dyluniad Platform Designer yn unig files, na ellir eu llunio gan feddalwedd Intel Quartus Prime yn uniongyrchol, ond y gallwch chi view neu olygu yn y Dylunydd Llwyfan. Yn y sefyllfa hon gallwch redeg y gorchmynion canlynol i gynhyrchu synthesis ac efelychu file setiau.

• I greu prosiect cryno, rhaid i chi redeg y quartus_sh -t make_qii_design.tclscript yn y cyfeiriadur cyrchfan.
• I greu prosiect efelychu, rhaid i chi redeg y sgript quartus_sh -t make_sim_design.tcl yn y cyfeiriadur cyrchfan.

Nodyn: Os ydych chi wedi cynhyrchu dyluniad example ac yna gwneud newidiadau iddo yn y golygydd paramedr, rhaid i chi adfywio'r dyluniad example i weld eich newidiadau yn cael eu gweithredu. Mae'r dyluniad newydd ei gynhyrchu cynampnid yw le yn trosysgrifo'r dyluniad presennol example files.

Cynhyrchu'r EMIF Design Example ar gyfer Efelychiad

Ar gyfer pecyn datblygu Intel Agilex, mae'n ddigon gadael y rhan fwyaf o osodiadau IP Intel Agilex EMIF yn eu gwerthoedd diofyn. I gynhyrchu'r dyluniad exampar gyfer efelychu, dilynwch y camau hyn:

1. Ar yr Example Designs tab, sicrhewch fod y blwch Efelychu yn cael ei wirio. Hefyd dewiswch y fformat HDL Efelychu gofynnol, naill ai Verilog neu VHDL.
2. Ffurfweddwch yr IP EMIF a chliciwch File ➤ Arbedwch i gadw'r gosodiad cyfredol yn amrywiad IP y defnyddiwr file ( .ip).
3. Cliciwch Generate Example Dylunio yng nghornel dde uchaf y ffenestr.
4. Nodwch gyfeiriadur ar gyfer y cynllun EMIF example a chliciwch OK. Cynhyrchu cynllun EMIF yn llwyddiannus cynample yn creu lluosog file setiau ar gyfer gwahanol efelychwyr a gefnogir, o dan gyfeiriadur sim/ed_sim.
5. Cliciwch File ➤ Gadael i adael ffenestr IP Parameter Editor Pro. Mae'r system yn annog, Nid yw newidiadau diweddar wedi'u cynhyrchu. Cynhyrchu nawr? Cliciwch Na i barhau â'r llif nesaf.

Dyluniad Efelychiad a Gynhyrchwyd Example File Strwythur

Nodyn: Ar hyn o bryd mae'r Rhyngwynebau Cof Allanol Intel Agilex FPGA IP yn cefnogi efelychwyr VCS, ModelSim / QuestaSim, a Xcelium yn unig. Mae cymorth efelychydd ychwanegol wedi'i gynllunio mewn datganiadau yn y dyfodol.

Nodyn: Os na ddewiswch y blwch ticio Efelychiad neu Synthesis, mae'r cyfeiriadur cyrchfan yn cynnwys dyluniad Platform Designer yn unig files, na ellir eu llunio gan feddalwedd Intel Quartus Prime yn uniongyrchol, ond y gallwch chi view neu olygu yn y Dylunydd Llwyfan. Yn y sefyllfa hon gallwch redeg y gorchmynion canlynol i gynhyrchu synthesis ac efelychu file setiau.

• I greu prosiect cryno, rhaid i chi redeg y sgript quartus_sh -t make_qii_design.tcl yn y cyfeiriadur cyrchfan.
• I greu prosiect efelychu, rhaid i chi redeg y sgript quartus_sh -t make_sim_design.tcl yn y cyfeiriadur cyrchfan.

Nodyn: Os ydych chi wedi cynhyrchu dyluniad example ac yna gwneud newidiadau iddo yn y golygydd paramedr, rhaid i chi adfywio'r dyluniad example i weld eich newidiadau yn cael eu gweithredu. Mae'r dyluniad newydd ei gynhyrchu cynampnid yw le yn trosysgrifo'r dyluniad presennol example files.

Efelychu yn erbyn Gweithredu Caledwedd
Ar gyfer efelychu rhyngwyneb cof allanol, gallwch ddewis naill ai sgipio graddnodi neu raddnodi llawn ar y tab Diagnosteg yn ystod cynhyrchu IP.

Modelau Efelychu EMIF
Mae'r tabl hwn yn cymharu nodweddion y modelau calibro sgipiau a graddnodi llawn.

Tabl 2. Modelau Efelychu EMIF: Sgip Calibradu yn erbyn Calibradu Llawn

Hepgor Graddnodi	Graddnodi Llawn
Efelychiad lefel system yn canolbwyntio ar resymeg defnyddiwr.	Efelychiad rhyngwyneb cof yn canolbwyntio ar raddnodi.
Nid yw manylion y graddnodi yn cael eu dal.	Yn dal pob stages o raddnodi.
Y gallu i storio ac adalw data.	Yn cynnwys lefelu, desg fesul did, ac ati.
Yn cynrychioli effeithlonrwydd cywir.
Nid yw'n ystyried sgiw bwrdd.

Efelychu RTL yn erbyn Gweithredu Caledwedd
Mae'r tabl hwn yn amlygu gwahaniaethau allweddol rhwng efelychu EMIF a gweithredu caledwedd.

Tabl 3. Efelychu EMIF RTL yn erbyn Gweithredu Caledwedd

Efelychu RTL	Gweithredu Caledwedd
Mae cod cychwyn a graddnodi Nios® yn gweithredu ochr yn ochr.	Mae cychwyniad a chod graddnodi Nios yn gweithredu'n ddilyniannol.
Mae rhyngwynebau'n honni signal cal_done ar yr un pryd mewn efelychiad.	Mae gweithrediadau gosodwr yn pennu trefn y graddnodi, ac nid yw rhyngwynebau yn honni cal_done ar yr un pryd.

Dylech redeg efelychiadau RTL yn seiliedig ar batrymau traffig ar gyfer cymhwysiad eich dyluniad. Sylwch nad yw efelychiad RTL yn modelu oedi olrhain PCB a allai achosi anghysondeb mewn hwyrni rhwng efelychu RTL a gweithredu caledwedd.

 Efelychu IP Rhyngwyneb Cof Allanol Gyda ModelSim
Mae'r weithdrefn hon yn dangos sut i efelychu dyluniad EMIF example.

1. Lansio meddalwedd ModelSim Mentor Graphics* a dewis File ➤ Newid Cyfeiriadur. Llywiwch i'r cyfeiriadur sim/ed_sim/mentor o fewn y cynllun a gynhyrchwyd exampffolder le.
2. Gwiriwch fod y ffenestr Trawsgrifiad yn cael ei harddangos ar waelod y sgrin. Os nad yw'r ffenestr Trawsgrifiad yn weladwy, dangoswch ef trwy glicio View ➤ Trawsgrifiad.
3. Yn y ffenestr Trawsgrifiad, rhedwch ffynhonnell msim_setup.tcl.
4. Ar ôl i'r ffynhonnell msim_setup.tcl orffen rhedeg, rhedwch ld_debug yn y ffenestr Trawsgrifiad.
5. Ar ôl i ld_debug orffen rhedeg, gwiriwch fod y ffenestr Gwrthrychau yn cael ei harddangos. Os nad yw'r ffenestr Gwrthrychau yn weladwy, dangoswch hi trwy glicio View ➤ Gwrthrychau.
6. Yn y ffenestr Gwrthrychau, dewiswch y signalau rydych chi am eu hefelychu trwy dde-glicio a dewis Ychwanegu Ton.
7. Ar ôl i chi orffen dewis y signalau ar gyfer efelychu, gweithredu run -all yn y ffenestr Trawsgrifiad. Mae'r efelychiad yn rhedeg nes iddo gael ei gwblhau.
8. Os nad yw'r efelychiad yn weladwy, cliciwch View ➤ Ton.

Lleoliad Pin ar gyfer Intel Agilex EMIF IP
Mae'r pwnc hwn yn darparu canllawiau ar gyfer gosod pin.

Drosoddview
Mae gan Intel Agilex FPGAs y strwythur canlynol:

• Mae pob dyfais yn cynnwys hyd at 8 banc I/O.
• Mae pob banc I/O yn cynnwys 2 fanc is-I/O.
• Mae pob banc is-I/O yn cynnwys 4 lôn.
• Mae pob lôn yn cynnwys 12 pin I/O (GPIO) cyffredinol.

Canllawiau Pin Cyffredinol
Mae'r canlynol yn ganllawiau pin cyffredinol.

Nodyn: Am wybodaeth pin fwy manwl, cyfeiriwch at adran Pin IP a Chynllunio Adnoddau Intel Agilex FPGA EMIF yn y bennod protocol-benodol ar gyfer eich protocol cof allanol, yn y Rhyngwynebau Cof Allanol Canllaw Defnyddiwr IP Intel Agilex FPGA.

• Sicrhewch fod y pinnau ar gyfer rhyngwyneb cof allanol penodol yn gorwedd o fewn yr un rhes I/O.
• Rhaid i ryngwynebau sy'n rhychwantu banciau lluosog fodloni'r gofynion canlynol:
  •  Rhaid i'r cloddiau fod yn ymyl ei gilydd. I gael gwybodaeth am fanciau cyfagos, cyfeiriwch at y pwnc Pensaernïaeth EMIF: Banc I/O yn y Rhyngwynebau Cof Allanol Canllaw Defnyddwyr IP Intel Agilex FPGA.
•  Rhaid i bob cyfeiriad a gorchymyn a phinnau cysylltiedig fod o fewn un is-fanc.
• Gall pinnau cyfeiriad a gorchymyn a data rannu is-fanc o dan yr amodau canlynol:
  • Ni all pinnau cyfeiriad a gorchymyn a data rannu lôn I/O.
  • Dim ond lôn I/O nas defnyddiwyd yn y banc cyfeiriad a gorchymyn all gynnwys pinnau data.

Tabl 4. Cyfyngiadau Pin Cyffredinol

Math o Arwydd	Cyfyngiad
Strôb Data	Rhaid i bob signal sy'n perthyn i grŵp DQ fyw yn yr un lôn I/O.
Data	Rhaid i binnau DQ cysylltiedig fod yn yr un lôn I/O. Ar gyfer protocolau nad ydynt yn cefnogi llinellau data deugyfeiriadol, dylid grwpio signalau darllen ar wahân i signalau ysgrifennu.
Anerchiad a Gorchymyn	Rhaid i binnau Cyfeiriad a Gorchymyn fod mewn lleoliadau rhagddiffiniedig o fewn is-fanc I/O.

Nodyn: Am wybodaeth pin fwy manwl, cyfeiriwch at adran Pin IP a Chynllunio Adnoddau Intel Agilex FPGA EMIF yn y bennod protocol-benodol ar gyfer eich protocol cof allanol, yn y Rhyngwynebau Cof Allanol Canllaw Defnyddiwr IP Intel Agilex FPGA.

• Sicrhewch fod y pinnau ar gyfer rhyngwyneb cof allanol penodol yn gorwedd o fewn yr un rhes I/O.
• Rhaid i ryngwynebau sy'n rhychwantu banciau lluosog fodloni'r gofynion canlynol:
  • Rhaid i'r cloddiau fod yn ymyl ei gilydd. I gael gwybodaeth am fanciau cyfagos, cyfeiriwch at y pwnc Pensaernïaeth EMIF: Banc I/O yn y Rhyngwynebau Cof Allanol Canllaw Defnyddwyr IP Intel Agilex FPGA.
• Rhaid i bob cyfeiriad a gorchymyn a phinnau cysylltiedig fod o fewn un is-fanc.
• Gall pinnau cyfeiriad a gorchymyn a data rannu is-fanc o dan yr amodau canlynol:
  • Ni all pinnau cyfeiriad a gorchymyn a data rannu lôn I/O.
  • Dim ond lôn I/O nas defnyddiwyd yn y banc cyfeiriad a gorchymyn all gynnwys pinnau data.

Cynhyrchu Dyluniad Exampgyda'r Opsiwn Ffurfweddu TG

Mae'r dyluniad EMIF cynample yn cynnwys bloc generadur traffig (TG). Yn ddiofyn, mae'r dyluniad exampMae le yn defnyddio bloc TG syml (altera_tg_avl) na ellir ond ei ailosod er mwyn ail-lansio patrwm traffig â chod caled. Os oes angen, gallwch ddewis galluogi generadur traffig ffurfweddadwy (TG2) yn lle hynny. Yn y generadur traffig ffurfweddadwy (TG2) (altera_tg_avl_2), gallwch chi ffurfweddu'r patrwm traffig mewn amser real trwy gofrestrau rheoli - sy'n golygu nad oes rhaid i chi ail-grynhoi'r dyluniad i newid neu ail-lansio'r patrwm traffig. Mae'r generadur traffig hwn yn darparu rheolaeth ddirwy dros y math o draffig y mae'n ei anfon ar ryngwyneb rheoli EMIF. Yn ogystal, mae'n darparu cofrestrau statws sy'n cynnwys gwybodaeth fanwl am fethiant.

Galluogi'r Cynhyrchydd Traffig mewn Dyluniad Example

Gallwch chi alluogi'r generadur traffig ffurfweddadwy o'r tab Diagnosteg yn y golygydd paramedr EMIF. I alluogi'r generadur traffig ffurfweddadwy, trowch ymlaen Defnyddiwch generadur traffig Avalon ffurfweddadwy 2.0 ar y tab Diagnosteg.

Ffigur 6.

• Efallai y byddwch yn dewis analluogi'r patrwm traffig rhagosodedig stage neu'r traffig wedi'i ffurfweddu gan ddefnyddwyr stage, ond rhaid i chi gael o leiaf un stage galluogi. I gael gwybodaeth am yr atags, cyfeiriwch at Patrwm Traffig Diofyn a Phatrwm Traffig wedi'i Gyflunio gan Ddefnyddwyr yn y Rhyngwynebau Cof Allanol Canllaw Defnyddiwr IP Intel Agilex FPGA.
• Mae paramedr hyd prawf TG2 yn berthnasol i'r patrwm traffig rhagosodedig yn unig. Gallwch ddewis cyfnod prawf byr, canolig neu anfeidraidd.
• gallwch ddewis un o ddau werth ar gyfer paramedr Modd Rhyngwyneb Ffurfweddu TG2:
  • JTAG: Yn caniatáu defnyddio GUI yn y consol system. Am ragor o wybodaeth, cyfeiriwch at Rhyngwyneb Ffurfweddu Generadur Traffig yn y Rhyngwynebau Cof Allanol Canllaw Defnyddiwr IP Intel Agilex FPGA.
  • Allforio: Yn caniatáu defnyddio rhesymeg RTL wedi'i deilwra i reoli'r patrwm traffig.

Gan ddefnyddio'r Design Exampgyda Phecyn Cymorth Dadfygio EMIF

Cyn lansio Pecyn Cymorth Dadfygio EMIF, sicrhewch eich bod wedi ffurfweddu'ch dyfais gyda rhaglennu file sydd â Phecyn Cymorth Dadfygio EMIF wedi'i alluogi. I lansio Pecyn Cymorth Dadfygio EMIF, dilynwch y camau hyn:

1. Yn y meddalwedd Intel Quartus Prime, agorwch y Consol System trwy ddewis Offer ➤ Offer Dadfygio System ➤ Consol System.
2. [Hepgor y cam hwn os yw'ch prosiect eisoes ar agor yn y meddalwedd Intel Quartus Prime.] Yn y System Console, llwythwch y gwrthrych SRAM file (.sof) y gwnaethoch raglennu'r bwrdd ag ef (fel y disgrifir yn Rhagofynion ar gyfer Defnyddio Pecyn Cymorth Dadfygio EMIF, yn y Rhyngwynebau Cof Allanol Canllaw Defnyddiwr IP Intel Agilex FPGA).
3. Dewiswch enghreifftiau i ddadfygio.
4. Dewiswch Becyn Cymorth Dadfygio Calibro EMIF ar gyfer dadfygio graddnodi EMIF, fel y disgrifir yn Generating a Design Exampgyda'r Opsiwn Dadfygio Graddnodi. Fel arall, dewiswch Pecyn Cymorth Ffurfweddu TG EMIF ar gyfer dadfygio generadur traffig, fel y disgrifir yn Generating a Design Exampgyda'r Opsiwn Ffurfweddu TG.
5. Cliciwch Open Toolkit i agor y prif gyflenwad view o Becyn Cymorth Dadfygio EMIF.
6. Os oes sawl enghraifft EMIF yn y dyluniad wedi'i raglennu, dewiswch y golofn (llwybr i JTAG meistr) ac ID rhyngwyneb cof yr enghraifft EMIF i actifadu'r pecyn cymorth ar ei gyfer.
7. Cliciwch Activate Interface i ganiatáu i'r pecyn cymorth ddarllen paramedrau'r rhyngwyneb a statws graddnodi.
8. Rhaid i chi ddadfygio un rhyngwyneb ar y tro; felly, i gysylltu â rhyngwyneb arall yn y dyluniad, yn gyntaf rhaid i chi ddadactifadu'r rhyngwyneb presennol.

Mae'r canlynol yn gynampllai o adroddiadau o Becyn Cymorth Dadfygio Graddnodi EMIF a Phecyn Cymorth Ffurfweddu TG EMIF:, yn y drefn honno.

Nodyn: Am fanylion ar ddadfygio graddnodi, cyfeiriwch at Debugging gyda'r Pecyn Cymorth Dadfygio Rhyngwyneb Cof Allanol, yn y Rhyngwynebau Cof Allanol Canllaw Defnyddiwr IP Intel Agilex FPGA.

Nodyn: Am fanylion ar ddadfygio generadur traffig, cyfeiriwch at Rhyngwyneb Defnyddiwr Ffurfweddu Generadur Traffig, yn y Rhyngwynebau Cof Allanol Canllaw Defnyddiwr IP Intel Agilex FPGA.

Dylunio Cynample Disgrifiad ar gyfer Rhyngwynebau Cof Allanol Intel Agilex FPGA IP

Pan fyddwch yn parameterize a chynhyrchu eich IP EMIF, gallwch nodi bod y system yn creu cyfeiriaduron ar gyfer efelychu a synthesis file yn gosod, ac yn cynhyrchu y file yn gosod yn awtomatig. Os dewiswch Efelychu neu Synthesis o dan Example Dylunio Files ar yr Example Designs tab, mae'r system yn creu efelychiad cyflawn file set neu synthesis cyflawn file set, yn unol â'ch dewis.

Dyluniad Synthesis Example
Mae'r dyluniad synthesis exampMae le yn cynnwys y prif flociau a ddangosir yn y ffigur isod.

• Cynhyrchydd traffig, sef Avalon®-MM ex synthesizableample gyrrwr sy'n gweithredu patrwm ffug-hap o ddarllen ac ysgrifennu i nifer paramedr o gyfeiriadau. Mae'r generadur traffig hefyd yn monitro'r data a ddarllenir o'r cof i sicrhau ei fod yn cyfateb i'r data ysgrifenedig ac yn honni methiant fel arall.
• Enghraifft o'r rhyngwyneb cof, sy'n cynnwys:
  • Rheolydd cof sy'n cymedroli rhwng rhyngwyneb Avalon-MM a'r rhyngwyneb AFI.
  • Y PHY, sy'n gweithredu fel rhyngwyneb rhwng y rheolydd cof a dyfeisiau cof allanol i berfformio gweithrediadau darllen ac ysgrifennu.

Ffigur 7. Dyluniad Synthesis Example

Nodyn: Os yw un neu fwy o baramedrau'r Modd Rhannu PLL, Modd Rhannu DLL, neu Modd Rhannu OCT wedi'u gosod i unrhyw werth heblaw Dim Rhannu, mae'r dyluniad synthesis cynampBydd yn cynnwys dau enghraifft generadur traffig/rhyngwyneb cof. Mae'r ddau achos generadur traffig / rhyngwyneb cof yn gysylltiedig yn unig gan gysylltiadau PLL / DLL / OCT a rennir fel y'u diffinnir gan y gosodiadau paramedr. Mae enghreifftiau generadur traffig / rhyngwyneb cof yn dangos sut y gallwch chi wneud cysylltiadau o'r fath yn eich dyluniadau eich hun.

Dyluniad Efelychu Cynample
Mae'r cynllun efelychiad cynampMae le yn cynnwys y prif flociau a ddangosir yn y ffigur canlynol.

• Enghraifft o'r cynllun synthesis example. Fel y disgrifiwyd yn yr adran flaenorol, mae'r dyluniad synthesis exampMae le yn cynnwys generadur traffig, cydran graddnodi, ac enghraifft o'r rhyngwyneb cof. Mae'r blociau hyn yn rhagosodedig i fodelau efelychiad haniaethol lle bo'n briodol ar gyfer efelychu cyflym.
• Model cof, sy'n gweithredu fel model generig sy'n cadw at fanylebau'r protocol cof. Yn aml, mae gwerthwyr cof yn darparu modelau efelychu ar gyfer eu cydrannau cof penodol y gallwch eu lawrlwytho o'u websafleoedd.
• Gwiriwr statws, sy'n monitro'r signalau statws o'r rhyngwyneb cof allanol IP a'r generadur traffig, i nodi cyflwr pasio neu fethu cyffredinol.

Ffigur 10. Dyluniad Efelychu Example

Example Designs Rhyngwyneb Tab
Mae'r golygydd paramedr yn cynnwys Example Designs tab sy'n eich galluogi i baramedroli a chynhyrchu eich dyluniad cynamples.

Rhyngwynebau Cof Allanol Intel Agilex FPGA IP Design Example Archifau Canllaw Defnyddwyr

Mae fersiynau IP yr un peth â fersiynau meddalwedd Intel Quartus Prime Design Suite hyd at v19.1. O fersiwn meddalwedd Intel Quartus Prime Design 19.2 neu ddiweddarach, mae gan IPs gynllun fersiwn IP newydd. Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.

Fersiwn Craidd IP	Canllaw Defnyddiwr
2.4.0	Rhyngwynebau Cof Allanol Intel Agilex FPGA IP Design Example Archifau Canllaw Defnyddwyr
2.3.0	Rhyngwynebau Cof Allanol Intel Agilex FPGA IP Design Example Archifau Canllaw Defnyddwyr
2.3.0	Rhyngwynebau Cof Allanol Intel Agilex FPGA IP Design Example Archifau Canllaw Defnyddwyr
2.1.0	Rhyngwynebau Cof Allanol Intel Agilex FPGA IP Design Example Archifau Canllaw Defnyddwyr
19.3	Rhyngwynebau Cof Allanol Intel Agilex FPGA IP Design Example Archifau Canllaw Defnyddwyr

Hanes Adolygu Dogfennau ar gyfer Rhyngwynebau Cof Allanol Intel Agilex FPGA IP Design Exampgyda Canllaw Defnyddiwr

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Fersiwn IP	Newidiadau
2021.06.21	21.2	2.4.2	Yn y Dylunio Cynample Cychwyn Cyflym pennod: • Ychwanegu nodyn at y Llunio a Rhaglennu Intel Agilex EMIF Design Example pwnc. • Wedi addasu teitl y Cynhyrchu Dyluniad Exampgyda'r Opsiwn Dadfygio Graddnodi pwnc. • Ychwanegodd y Cynhyrchu Dyluniad Exampgyda'r Opsiwn Ffurfweddu TG a Galluogi'r Cynhyrchydd Traffig mewn Dyluniad Example pynciau. • Wedi addasu camau 2, 3, a 4, diweddaru nifer o ffigurau, ac ychwanegu nodyn, yn y Gan ddefnyddio'r Design Exampgyda Phecyn Cymorth Dadfygio EMIF pwnc.
2021.03.29	21.1	2.4.0	Yn y Dylunio Cynample Cychwyn Cyflym pennod: • Ychwanegu nodyn at y Cynhyrchu'r Dyluniad EMIF Synthesizable Example a Cynhyrchu'r EMIF Design Example ar gyfer Efelychiad pynciau. • Diweddaru'r File Diagram strwythur yn y Cynhyrchu'r EMIF Design Example ar gyfer Efelychiad pwnc.
2020.12.14	20.4	2.3.0	Yn y Dylunio Cynample Cychwyn Cyflym pennod, wedi gwneud y newidiadau a ganlyn: • Diweddaru'r Cynhyrchu'r Dyluniad EMIF Synthesizable Example pwnc i gynnwys dyluniadau aml-EMIF. • Diweddaru'r ffigwr ar gyfer cam 3, yn y Cynhyrchu'r EMIF Design Example ar gyfer Efelychiad pwnc.
2020.10.05	20.3	2.3.0	Yn y Dylunio Cynampgyda Canllaw Cychwyn Cyflym pennod, wedi gwneud y newidiadau a ganlyn: • Yn Creu Prosiect EMIF, diweddaru'r ddelwedd yng ngham 6. • Yn Cynhyrchu'r Dyluniad EMIF Synthesizable Example, wedi diweddaru'r ffigur yng ngham 3. • Yn Cynhyrchu'r EMIF Design Example ar gyfer Efelychiad, wedi diweddaru'r ffigur yng ngham 3. • Yn Efelychu yn erbyn Gweithredu Caledwedd, cywiro mân deip yn yr ail dabl. • Yn Gan ddefnyddio'r Design Exampgyda Phecyn Cymorth Dadfygio EMIF, cam 6 wedi'i addasu, ychwanegu camau 7 ac 8.
parhad…

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Fersiwn IP	Newidiadau
2020.04.13	20.1	2.1.0	• Yn y Ynghylch bennod, addaswyd y tabl yn y Rhyddhau Gwybodaeth pwnc. • Yn y Dylunio Cynampgyda Canllaw Cychwyn Cyflym pennod: — Cam 7 wedi'i addasu a'r ddelwedd gysylltiedig, yn y Cynhyrchu'r Dyluniad EMIF Synthesizable Example pwnc. — Wedi addasu y Cynhyrchu'r Dyluniad Exampgyda'r Opsiwn Debug pwnc. — Wedi addasu y Gan ddefnyddio'r Design Exampgyda Phecyn Cymorth Dadfygio EMIF pwnc.
2019.12.16	19.4	2.0.0	• Yn y Dylunio Cynample Cychwyn Cyflym pennod: — Wedi diweddaru'r darluniad yng ngham 6 o'r Creu Prosiect EMIF pwnc. — Wedi diweddaru'r darluniad yng ngham 4 o'r Cynhyrchu'r Dyluniad EMIF Synthesizable Example pwnc. — Wedi diweddaru'r darluniad yng ngham 4 o'r Cynhyrchu'r EMIF Design Example ar gyfer Efelychiad pwnc. — Cam 5 wedi'i addasu yn y Cynhyrchu'r EMIF Design Example ar gyfer Efelychiad pwnc. — Wedi addasu y Canllawiau Pin Cyffredinol a Banciau Cyfagos adrannau o'r Lleoliad Pin ar gyfer Intel Agilex EMIF IP pwnc.
2019.10.18	19.3		• Yn y Creu Prosiect EMIF pwnc, diweddarwyd y ddelwedd gyda phwynt 6. • Yn y Cynhyrchu a Ffurfweddu'r IP EMIF pwnc, diweddarwyd y ffigur gyda cham 1. • Yn y tabl yn y Canllawiau Golygydd Paramedr Intel Agilex EMIF pwnc, newid y disgrifiad ar gyfer y Bwrdd tab. • Yn y Cynhyrchu'r Dyluniad EMIF Synthesizable Example a Cynhyrchu'r EMIF Design Example ar gyfer Efelychiad pynciau, wedi diweddaru'r ddelwedd yng ngham 3 o bob pwnc. • Yn y Cynhyrchu'r EMIF Design Example ar gyfer Efelychiad pwnc, diweddaru'r Dyluniad Efelychiad a Gynhyrchwyd Example File Strwythur ffigur ac addaswyd y nodyn yn dilyn y ffigur. • Yn y Cynhyrchu'r Dyluniad EMIF Synthesizable Example pwnc, ychwanegu cam a ffigur ar gyfer rhyngwynebau lluosog.
2019.07.31	19.2	1.2.0	• Wedi adio Ynglŷn â'r Rhyngwynebau Cof Allanol Intel Agilex FPGA IP pennod a Gwybodaeth Rhyddhau. • Dyddiadau a rhifau fersiynau wedi'u diweddaru. • Mân welliant i'r Dyluniad Synthesis Example ffigwr yn y Dyluniad Synthesis Example pwnc.
2019.04.02	19.1		• Rhyddhad cychwynnol.

Hanes Adolygu Dogfennau ar gyfer Rhyngwynebau Cof Allanol Intel Agilex FPGA IP Design Exampgyda Canllaw Defnyddiwr

Dogfennau / Adnoddau

intel UG-20219 Rhyngwynebau Cof Allanol Intel Agilex FPGA IP Design Example [pdfCanllaw Defnyddiwr UG-20219 Rhyngwynebau Cof Allanol Intel Agilex FPGA IP Design Example, UG-20219, Rhyngwynebau Cof Allanol Intel Agilex FPGA IP Design Example, Rhyngwynebau Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Cyfeiriadau

• Llawlyfr Defnyddiwr