UG-20219 رابط های حافظه خارجی Intel Agilex FPGA IP Design Example

درباره رابط های حافظه خارجی Intel® Agilexâ„¢ FPGA IP

اطلاعات انتشار

نسخه های IP مانند نسخه های نرم افزار Intel® Quartus® Prime Design Suite تا نسخه 19.1 است. از نرم‌افزار Intel Quartus Prime Design Suite نسخه 19.2 یا بالاتر، هسته‌های IP یک طرح نسخه‌سازی IP جدید دارند. شماره طرح نسخه سازی IP (XYZ) از یک نسخه نرم افزار به نسخه دیگر تغییر می کند. تغییر در:

• X نشان دهنده یک تجدید نظر عمده در IP است. اگر نرم افزار Intel Quartus Prime خود را به روز می کنید، باید IP را دوباره تولید کنید.
• Y نشان می دهد که IP دارای ویژگی های جدید است. IP خود را برای گنجاندن این ویژگی های جدید بازسازی کنید.
• Z نشان می دهد که IP شامل تغییرات جزئی است. IP خود را بازسازی کنید تا این تغییرات را در بر گیرد.
  

  مورد	توضیحات
  نسخه IP	2.4.2
  اینتل Quartus Prime	21.2
  تاریخ انتشار	2021.06.21

طراحی پیشینampراهنمای شروع سریع برای رابط های حافظه خارجی Intel Agilex™ FPGA IP

یک طراحی خودکار سابقample flow برای رابط های حافظه خارجی Intel Agilex™ موجود است. Generate Exampدکمه طرح‌ها در Exampبرگه طرح‌ها به شما اجازه می‌دهد تا طراحی سنتز و شبیه‌سازی را مشخص و تولید کنیدample file مجموعه هایی که می توانید برای اعتبارسنجی IP EMIF خود استفاده کنید. شما می توانید یک طراحی قبلی ایجاد کنیدampکه با کیت توسعه FPGA اینتل یا هر IP EMIF که تولید می کنید مطابقت دارد. می توانید از طرح قبلی استفاده کنیدampبرای کمک به ارزیابی شما، یا به عنوان نقطه شروعی برای سیستم خودتان.

طراحی عمومی پیشینampجریان کار

ایجاد یک پروژه EMIF

برای نرم افزار Intel Quartus Prime نسخه 17.1 و بالاتر، باید قبل از ایجاد IP EMIF و طراحی قبلی، یک پروژه Intel Quartus Prime ایجاد کنید.ampله

1. نرم افزار Intel Quartus Prime را اجرا کرده و انتخاب کنید File ➤ جادوگر پروژه جدید. روی Next کلیک کنید. طراحی پیشینampراهنمای شروع سریع برای رابط های حافظه خارجی Intel Agilex™ FPGA IP
2. یک دایرکتوری را مشخص کنید ( ، نامی برای پروژه Intel Quartus Prime ( ، و نام نهاد طراحی سطح بالا ( ) که می خواهید ایجاد کنید. روی Next کلیک کنید.
3. بررسی کنید که Empty Project انتخاب شده باشد. دو بار Next را کلیک کنید.
4. در قسمت Family، Intel Agilex را انتخاب کنید.
5. در قسمت Name filter، شماره قطعه دستگاه را تایپ کنید.
6. در قسمت دستگاه های موجود، دستگاه مناسب را انتخاب کنید.
7. روی Finish کلیک کنید.

تولید و پیکربندی IP EMIF

مراحل زیر نحوه تولید و پیکربندی IP EMIF را نشان می دهد. این راهنما یک رابط DDR4 ایجاد می کند، اما مراحل برای پروتکل های دیگر مشابه است. (این مراحل از جریان کاتالوگ IP (مستقل) پیروی می کنند؛ اگر بجای آن از جریان طراح پلتفرم (سیستم) استفاده کنید، مراحل مشابه هستند.)

1. در پنجره IP Catalog، External Memory Interfaces Intel Agilex FPGA IP را انتخاب کنید. (اگر پنجره IP Catalog قابل مشاهده نیست، را انتخاب کنید View ➤ کاتالوگ IP.)
2. در ویرایشگر پارامتر IP، یک نام نهاد برای IP EMIF ارائه دهید (نامی که در اینجا ارائه می‌کنید به file نام IP) و یک دایرکتوری را مشخص کنید. روی ایجاد کلیک کنید.
3. ویرایشگر پارامتر چندین برگه دارد که باید پارامترها را برای منعکس کردن اجرای EMIF خود پیکربندی کنید.

دستورالعمل‌های ویرایشگر پارامتر EMIF Agilex Intel
این مبحث راهنمایی های سطح بالایی را برای پارامترسازی برگه ها در ویرایشگر پارامتر IP EMIF اینتل Agilex ارائه می دهد.

جدول 1. دستورالعمل ویرایشگر پارامتر EMIF

تب ویرایشگر پارامتر	رهنمودها
ژنرال	اطمینان حاصل کنید که پارامترهای زیر به درستی وارد شده اند: • درجه سرعت برای دستگاه. • فرکانس ساعت حافظه. • فرکانس ساعت مرجع PLL.
حافظه	• برای وارد کردن پارامترهای دستگاه حافظه خود به برگه داده ها مراجعه کنید حافظه برگه • همچنین باید محل خاصی را برای پین ALERT# وارد کنید. (فقط برای پروتکل حافظه DDR4 اعمال می شود.)
I/O Mem	• برای بررسی های اولیه پروژه، می توانید از تنظیمات پیش فرض استفاده کنید I/O Mem برگه • برای اعتبارسنجی طراحی پیشرفته، باید شبیه سازی تخته را انجام دهید تا تنظیمات خاتمه بهینه را بدست آورید.
ورودی/خروجی FPGA	• برای بررسی های اولیه پروژه، می توانید از تنظیمات پیش فرض استفاده کنید ورودی/خروجی FPGA برگه • برای اعتبار سنجی طراحی پیشرفته، باید شبیه سازی برد را با مدل های مرتبط IBIS انجام دهید تا استانداردهای ورودی/خروجی مناسب را انتخاب کنید.
زمان بندی مم	• برای بررسی های اولیه پروژه، می توانید از تنظیمات پیش فرض استفاده کنید زمان بندی مم برگه • برای اعتبارسنجی طراحی پیشرفته، باید پارامترها را مطابق برگه داده دستگاه حافظه خود وارد کنید.
کنترل کننده	پارامترهای کنترلر را با توجه به پیکربندی و رفتار مورد نظر برای کنترلر حافظه خود تنظیم کنید.
تشخیص	می توانید از پارامترهای موجود در تشخیص برای کمک به تست و اشکال زدایی رابط حافظه شما.
Exampطرح ها	را Exampطرح ها تب به شما امکان می دهد طراحی قبلی را ایجاد کنیدamples برای سنتز و برای شبیه سازی. طرح تولید شده سابقample یک سیستم EMIF کامل متشکل از IP EMIF و یک درایور است که ترافیک تصادفی را برای تأیید اعتبار رابط حافظه ایجاد می کند.

برای اطلاعات دقیق در مورد پارامترهای فردی، به فصل مناسب برای پروتکل حافظه خود در رابط های حافظه خارجی راهنمای کاربر Intel Agilex FPGA IP مراجعه کنید.

تولید طرح EMIF قابل سنتزample

برای کیت توسعه Intel Agilex، کافی است بیشتر تنظیمات IP Intel Agilex EMIF را در مقادیر پیش فرض خود بگذارید. برای تولید طرح قابل سنتزample، این مراحل را دنبال کنید:

1. در تاریخ سابقampدر برگه Designs، مطمئن شوید که جعبه ترکیب علامت زده شده است.
   • اگر در حال پیاده سازی یک رابط واحد هستیدampطراحی کنید، IP EMIF را پیکربندی کنید و کلیک کنید File➤ ذخیره برای ذخیره تنظیمات فعلی در تغییر IP کاربر file ( ip).
     • اگر شما در حال اجرای طرح قبلی هستیدampدر طراحی با چندین رابط، تعداد IP ها را به تعداد دلخواه اینترفیس مشخص کنید. شما می توانید تعداد کل شناسه EMIF را همانند تعداد IP های انتخاب شده مشاهده کنید. برای پیکربندی هر رابط این مراحل را دنبال کنید:
   •  برای تعیین اتصال رابط به IP کالیبراسیون، Cal-IP را انتخاب کنید.
   • IP EMIF را بر این اساس در تمام تب ویرایشگر پارامتر پیکربندی کنید.
   • بازگشت به Exampبرگه Design را بزنید و روی Capture روی شناسه EMIF مورد نظر کلیک کنید.
   • مرحله a تا c را برای همه شناسه های EMIF تکرار کنید.
   • می‌توانید روی دکمه Clear کلیک کنید تا پارامترهای ضبط شده حذف شود و مراحل a تا c را برای ایجاد تغییرات در IP EMIF تکرار کنید.
   • کلیک کنید File➤ ذخیره برای ذخیره تنظیمات فعلی در تغییر IP کاربر file ( ip).
2. روی Generate Ex کلیک کنیدample طراحی در گوشه سمت راست بالای پنجره.
3. یک دایرکتوری برای طراحی EMIF سابق مشخص کنیدample و روی OK کلیک کنید. تولید موفق طرح EMIF سابقample موارد زیر را ایجاد می کند fileتحت یک فهرست qii تنظیم کنید.
4. کلیک کنید File ➤ برای خروج از پنجره IP Parameter Editor Pro خارج شوید. سیستم می گوید، تغییرات اخیر ایجاد نشده است. اکنون تولید شود؟ روی No کلیک کنید تا به جریان بعدی ادامه دهید.
5. برای باز کردن سابقampطراحی کنید، کلیک کنید File ➤ Project را باز کرده و به مسیر بروید /ample_name>/qii/ed_synth.qpf و روی Open کلیک کنید.
   توجه: برای اطلاعات در مورد کامپایل و برنامه نویسی طراحی پیشampل، رجوع به
   کامپایل و برنامه نویسی Intel Agilex EMIF Design Exampله

شکل 4. طراحی قابل سنتز تولید شده مثالample File ساختار

برای اطلاعات در مورد ساخت یک سیستم با دو یا چند رابط حافظه خارجی، به ایجاد یک طراحی پیشین مراجعه کنیدampبا چندین رابط EMIF، در رابط های حافظه خارجی راهنمای کاربر Intel Agilex FPGA IP. برای اطلاعات در مورد اشکال زدایی چندین رابط، به فعال کردن جعبه ابزار EMIF در یک طراحی موجود در رابط های حافظه خارجی راهنمای کاربر IP Intel Agilex FPGA مراجعه کنید.

توجه: اگر کادر Simulation یا Synthesis را انتخاب نکنید، دایرکتوری مقصد فقط شامل طراحی Platform Designer است files، که توسط نرم افزار Intel Quartus Prime به طور مستقیم قابل کامپایل نیستند، اما شما می توانید view یا در Platform Designer ویرایش کنید. در این شرایط می توانید دستورات زیر را برای تولید سنتز و شبیه سازی اجرا کنید file مجموعه ها

• برای ایجاد یک پروژه قابل کامپایل، باید quartus_sh -t make_qii_design.tclscript را در فهرست مقصد اجرا کنید.
• برای ایجاد یک پروژه شبیه سازی، باید اسکریپت quartus_sh -t make_sim_design.tcl را در فهرست مقصد اجرا کنید.

توجه: اگر طراحی قبلی ایجاد کرده ایدample و سپس تغییراتی در آن در ویرایشگر پارامتر ایجاد کنید، باید طرح سابق را بازسازی کنیدampبرای مشاهده اعمال تغییرات شما. طراحی جدید تولید شده سابقample طرح قبلی موجود را بازنویسی نمی کندample files.

تولید EMIF Design Example برای شبیه سازی

برای کیت توسعه Intel Agilex، کافی است بیشتر تنظیمات IP Intel Agilex EMIF را در مقادیر پیش فرض خود بگذارید. برای تولید طرح قبلیampبرای شبیه سازی مراحل زیر را دنبال کنید:

1. در تاریخ سابقampدر برگه Designs، مطمئن شوید که کادر شبیه سازی علامت زده شده است. همچنین فرمت شبیه سازی HDL مورد نیاز، Verilog یا VHDL را انتخاب کنید.
2. IP EMIF را پیکربندی کرده و کلیک کنید File ➤ ذخیره برای ذخیره تنظیمات فعلی در تغییر IP کاربر file ( ip).
3. روی Generate Ex کلیک کنیدample طراحی در گوشه سمت راست بالای پنجره.
4. یک دایرکتوری برای طراحی EMIF سابق مشخص کنیدample و روی OK کلیک کنید. تولید موفق طرح EMIF سابقample چندگانه ایجاد می کند file مجموعه هایی برای شبیه سازهای مختلف پشتیبانی شده، تحت یک فهرست sim/ed_sim.
5. کلیک کنید File ➤ برای خروج از پنجره IP Parameter Editor Pro خارج شوید. سیستم می گوید، تغییرات اخیر ایجاد نشده است. اکنون تولید شود؟ روی No کلیک کنید تا به جریان بعدی ادامه دهید.

طراحی شبیه سازی تولید شده Example File ساختار

توجه: رابط های حافظه خارجی Intel Agilex FPGA IP در حال حاضر فقط از شبیه سازهای VCS، ModelSim/QuestaSim و Xcelium پشتیبانی می کند. پشتیبانی از شبیه ساز اضافی در نسخه های بعدی برنامه ریزی شده است.

توجه: اگر کادر Simulation یا Synthesis را انتخاب نکنید، دایرکتوری مقصد فقط شامل طراحی Platform Designer است files، که توسط نرم افزار Intel Quartus Prime به طور مستقیم قابل کامپایل نیستند، اما شما می توانید view یا در Platform Designer ویرایش کنید. در این شرایط می توانید دستورات زیر را برای تولید سنتز و شبیه سازی اجرا کنید file مجموعه ها

• برای ایجاد یک پروژه قابل کامپایل، باید اسکریپت quartus_sh -t make_qii_design.tcl را در فهرست مقصد اجرا کنید.
• برای ایجاد یک پروژه شبیه سازی، باید اسکریپت quartus_sh -t make_sim_design.tcl را در فهرست مقصد اجرا کنید.

توجه: اگر طراحی قبلی ایجاد کرده ایدample و سپس تغییراتی در آن در ویرایشگر پارامتر ایجاد کنید، باید طرح سابق را بازسازی کنیدampبرای مشاهده اعمال تغییرات شما. طراحی جدید تولید شده سابقample طرح قبلی موجود را بازنویسی نمی کندample files.

شبیه سازی در مقابل پیاده سازی سخت افزاری
برای شبیه‌سازی رابط حافظه خارجی، می‌توانید کالیبراسیون پرش یا کالیبراسیون کامل را در برگه Diagnostics در طول تولید IP انتخاب کنید.

مدل های شبیه سازی EMIF
این جدول ویژگی های مدل های کالیبراسیون پرش و کالیبراسیون کامل را با هم مقایسه می کند.

جدول 2. مدل های شبیه سازی EMIF: کالیبراسیون پرش در مقابل کالیبراسیون کامل

رد شدن از کالیبراسیون	کالیبراسیون کامل
شبیه سازی در سطح سیستم با تمرکز بر منطق کاربر.	شبیه سازی رابط حافظه با تمرکز بر کالیبراسیون
جزئیات کالیبراسیون ثبت نشده است.	همه s را می گیردtages کالیبراسیون
دارای قابلیت ذخیره و بازیابی اطلاعات	شامل تراز کردن، روکش در هر بیت و غیره است.
کارایی دقیق را نشان می دهد.
کجی تخته را در نظر نمی گیرد.

شبیه سازی RTL در مقابل پیاده سازی سخت افزار
این جدول تفاوت های کلیدی بین شبیه سازی EMIF و پیاده سازی سخت افزار را نشان می دهد.

جدول 3. شبیه سازی EMIF RTL در مقابل پیاده سازی سخت افزار

شبیه سازی RTL	پیاده سازی سخت افزار
کد اولیه و کالیبراسیون Nios® به صورت موازی اجرا می شوند.	کد اولیه و کالیبراسیون Nios به صورت متوالی اجرا می شوند.
رابط ها سیگنال cal_done را به طور همزمان در شبیه سازی نشان می دهند.	عملیات فیتر ترتیب کالیبراسیون را تعیین می کند و رابط ها cal_done را به طور همزمان بیان نمی کنند.

شما باید شبیه سازی های RTL را بر اساس الگوهای ترافیک برای برنامه طراحی خود اجرا کنید. توجه داشته باشید که شبیه سازی RTL تاخیرهای ردیابی PCB را مدل نمی کند که ممکن است باعث ایجاد اختلاف در تاخیر بین شبیه سازی RTL و اجرای سخت افزار شود.

 شبیه سازی IP رابط حافظه خارجی با ModelSim
این روش نحوه شبیه سازی طرح EMIF را نشان می دهدampله

1. نرم افزار Mentor Graphics* ModelSim را اجرا کرده و انتخاب کنید File ➤ تغییر دایرکتوری به دایرکتوری sim/ed_sim/mentor در طرح تولید شده قبلی برویدampپوشه le
2. بررسی کنید که پنجره Transcript در پایین صفحه نمایش داده شود. اگر پنجره رونوشت قابل مشاهده نیست، آن را با کلیک کردن نمایش دهید View ➤ رونوشت.
3. در پنجره Transcript، منبع msim_setup.tcl را اجرا کنید.
4. پس از پایان یافتن منبع msim_setup.tcl، ld_debug را در پنجره Transcript اجرا کنید.
5. پس از اتمام اجرای ld_debug، بررسی کنید که پنجره Objects نمایش داده شود. اگر پنجره Objects قابل مشاهده نیست، با کلیک کردن، آن را نمایش دهید View ➤ اشیاء
6. در پنجره Objects، سیگنال هایی را که می خواهید شبیه سازی کنید، با کلیک راست و انتخاب Add Wave انتخاب کنید.
7. پس از اتمام انتخاب سیگنال ها برای شبیه سازی، run -all را در پنجره Transcript اجرا کنید. شبیه سازی تا زمانی که کامل شود اجرا می شود.
8. اگر شبیه سازی قابل مشاهده نیست، کلیک کنید View ➤ موج.

Pin Placement برای Intel Agilex EMIF IP
این مبحث دستورالعمل هایی برای قرار دادن پین ارائه می دهد.

تمام شدview
FPGA های Intel Agilex دارای ساختار زیر هستند:

• هر دستگاه دارای حداکثر 8 بانک ورودی/خروجی است.
• هر بانک ورودی/خروجی شامل 2 بانک ورودی/خروجی فرعی است.
• هر بانک ورودی/خروجی فرعی شامل 4 خط است.
• هر خط شامل 12 پین ورودی/خروجی عمومی (GPIO) است.

دستورالعمل های عمومی پین
در زیر دستورالعمل های کلی پین ارائه شده است.

توجه: برای اطلاعات دقیق تر پین، به بخش Intel Agilex FPGA EMIF IP Pin and Resource Planning در بخش پروتکل مخصوص پروتکل حافظه خارجی خود، در رابط های حافظه خارجی راهنمای کاربر IP Intel Agilex FPGA IP مراجعه کنید.

• مطمئن شوید که پین‌های یک رابط حافظه خارجی معین در همان ردیف ورودی/خروجی قرار دارند.
• واسط هایی که چندین بانک را در بر می گیرند باید شرایط زیر را برآورده کنند:
  •  بانک ها باید در مجاورت یکدیگر باشند. برای اطلاعات در مورد بانک های مجاور، به مبحث EMIF Architecture: I/O Bank در رابط های حافظه خارجی راهنمای کاربر Intel Agilex FPGA IP مراجعه کنید.
•  همه آدرس ها و فرمان ها و پین های مرتبط باید در یک زیربانک قرار گیرند.
• پین‌های آدرس و فرمان و داده می‌توانند یک زیربانک را تحت شرایط زیر به اشتراک بگذارند:
  • پین های آدرس و فرمان و داده نمی توانند یک خط ورودی/خروجی را به اشتراک بگذارند.
  • فقط یک خط I/O استفاده نشده در آدرس و بانک فرمان می تواند حاوی پین های داده باشد.

جدول 4. محدودیت های پین عمومی

نوع سیگنال	محدودیت
دیتا استروب	تمام سیگنال های متعلق به یک گروه DQ باید در همان خط ورودی/خروجی قرار گیرند.
داده ها	پین های DQ مرتبط باید در همان خط ورودی/خروجی قرار گیرند. برای پروتکل هایی که از خطوط داده دو طرفه پشتیبانی نمی کنند، سیگنال های خواندن باید جدا از سیگنال های نوشتن گروه بندی شوند.
آدرس و فرمان	پین های آدرس و فرمان باید در مکان های از پیش تعریف شده در یک زیر بانک ورودی/خروجی قرار گیرند.

توجه: برای اطلاعات دقیق تر پین، به بخش Intel Agilex FPGA EMIF IP Pin and Resource Planning در بخش پروتکل مخصوص پروتکل حافظه خارجی خود، در رابط های حافظه خارجی راهنمای کاربر IP Intel Agilex FPGA IP مراجعه کنید.

• مطمئن شوید که پین‌های یک رابط حافظه خارجی معین در همان ردیف ورودی/خروجی قرار دارند.
• واسط هایی که چندین بانک را در بر می گیرند باید شرایط زیر را برآورده کنند:
  • بانک ها باید در مجاورت یکدیگر باشند. برای اطلاعات در مورد بانک های مجاور، به مبحث EMIF Architecture: I/O Bank در رابط های حافظه خارجی راهنمای کاربر Intel Agilex FPGA IP مراجعه کنید.
• همه آدرس ها و فرمان ها و پین های مرتبط باید در یک زیربانک قرار گیرند.
• پین‌های آدرس و فرمان و داده می‌توانند یک زیربانک را تحت شرایط زیر به اشتراک بگذارند:
  • پین های آدرس و فرمان و داده نمی توانند یک خط ورودی/خروجی را به اشتراک بگذارند.
  • فقط یک خط I/O استفاده نشده در آدرس و بانک فرمان می تواند حاوی پین های داده باشد.

ایجاد یک طراحی پیشینampبا گزینه پیکربندی TG

طراحی EMIF تولید شده سابقample شامل یک بلوک مولد ترافیک (TG) است. به طور پیش فرض، طراحی سابقample از یک بلوک ساده TG (altera_tg_avl) استفاده می‌کند که فقط می‌تواند برای راه‌اندازی مجدد یک الگوی ترافیکی کدگذاری‌شده، بازنشانی شود. در صورت لزوم، می توانید به جای آن یک مولد ترافیک قابل تنظیم (TG2) را فعال کنید. در مولد ترافیک قابل تنظیم (TG2) (altera_tg_avl_2)، می توانید الگوی ترافیک را در زمان واقعی از طریق رجیسترهای کنترلی پیکربندی کنید - به این معنی که برای تغییر یا راه اندازی مجدد الگوی ترافیک نیازی به کامپایل مجدد طرح ندارید. این مولد ترافیک کنترل خوبی بر روی نوع ترافیکی که روی رابط کنترل EMIF ارسال می کند، فراهم می کند. بعلاوه، رجیسترهای وضعیتی را فراهم می کند که حاوی اطلاعات دقیق خرابی هستند.

فعال کردن Traffic Generator در طراحی Example

می توانید مولد ترافیک قابل تنظیم را از زبانه Diagnostics در ویرایشگر پارامتر EMIF فعال کنید. برای فعال کردن مولد ترافیک قابل تنظیم، Use configurable Avalon traffic generator 2.0 را در برگه Diagnostics روشن کنید.

شکل 6.

• می‌توانید الگوی ترافیک پیش‌فرض را غیرفعال کنیدtage یا ترافیک پیکربندی شده توسط کاربر stage، اما شما باید حداقل یک s داشته باشیدtage فعال شد. برای اطلاع از این stages، به الگوی ترافیک پیش‌فرض و الگوی ترافیک پیکربندی شده توسط کاربر در رابط‌های حافظه خارجی راهنمای کاربر Intel Agilex FPGA IP مراجعه کنید.
• پارامتر مدت زمان تست TG2 فقط برای الگوی ترافیک پیش فرض اعمال می شود. می توانید مدت زمان آزمون کوتاه، متوسط ​​یا بی نهایت را انتخاب کنید.
• می توانید یکی از دو مقدار را برای پارامتر حالت رابط پیکربندی TG2 انتخاب کنید:
  • JTAG: به استفاده از رابط کاربری گرافیکی در کنسول سیستم اجازه می دهد. برای اطلاعات بیشتر، به رابط پیکربندی Traffic Generator در رابط های حافظه خارجی راهنمای کاربر Intel Agilex FPGA IP مراجعه کنید.
  • صادرات: به استفاده از منطق RTL سفارشی برای کنترل الگوی ترافیک اجازه می دهد.

با استفاده از Design Exampبا EMIF Debug Toolkit

قبل از راه اندازی EMIF Debug Toolkit، مطمئن شوید که دستگاه خود را با برنامه نویسی پیکربندی کرده اید. file که EMIF Debug Toolkit را فعال کرده است. برای راه اندازی EMIF Debug Toolkit، مراحل زیر را دنبال کنید:

1. در نرم افزار Intel Quartus Prime با انتخاب Tools ➤ System Debugging Tools ➤ System Console کنسول سیستم را باز کنید.
2. [اگر پروژه شما قبلاً در نرم افزار Intel Quartus Prime باز است، از این مرحله بگذرید.] در کنسول سیستم، شی SRAM را بارگیری کنید. file (.sof) که با آن برد را برنامه ریزی کردید (همانطور که در پیش نیازهای استفاده از جعبه ابزار اشکال زدایی EMIF، در رابط های حافظه خارجی راهنمای کاربر Intel Agilex FPGA IP توضیح داده شده است).
3. نمونه هایی را برای اشکال زدایی انتخاب کنید.
4. همانطور که در Generating a Design Ex شرح داده شد، جعبه ابزار اشکال‌زدایی کالیبراسیون EMIF را برای اشکال‌زدایی کالیبراسیون EMIF انتخاب کنید.ampبا گزینه Calibration Debug. روش دیگر، EMIF TG Configuration Toolkit را برای اشکال زدایی مولد ترافیک، همانطور که در Generating a Design Ex توضیح داده شده است، انتخاب کنید.ampبا گزینه پیکربندی TG.
5. روی Open Toolkit کلیک کنید تا صفحه اصلی باز شود view از EMIF Debug Toolkit.
6. اگر چندین نمونه EMIF در طرح برنامه ریزی شده وجود دارد، ستون را انتخاب کنید (مسیر JTAG master) و شناسه رابط حافظه نمونه EMIF که جعبه ابزار را برای آن فعال می کند.
7. روی Activate Interface کلیک کنید تا جعبه ابزار بتواند پارامترهای رابط و وضعیت کالیبراسیون را بخواند.
8. شما باید یک رابط را در یک زمان اشکال زدایی کنید. بنابراین، برای اتصال به یک رابط دیگر در طراحی، ابتدا باید رابط فعلی را غیرفعال کنید.

موارد زیر سابق هستندampگزارش‌های مربوط به جعبه ابزار اشکال‌زدایی کالیبراسیون EMIF و جعبه ابزار پیکربندی EMIF TG:، به ترتیب.

توجه: برای جزئیات بیشتر در مورد اشکال زدایی کالیبراسیون، به اشکال زدایی با ابزار اشکال زدایی رابط حافظه خارجی در راهنمای کاربر رابط های حافظه خارجی Intel Agilex FPGA IP مراجعه کنید.

توجه: برای جزئیات در مورد اشکال زدایی مولد ترافیک، به رابط کاربری پیکربندی ژنراتور ترافیک، در رابط های حافظه خارجی راهنمای کاربر IP Intel Agilex FPGA مراجعه کنید.

طراحی پیشینampتوضیحات برای رابط های حافظه خارجی Intel Agilex FPGA IP

هنگامی که IP EMIF خود را پارامتر می کنید و تولید می کنید، می توانید تعیین کنید که سیستم دایرکتوری هایی برای شبیه سازی و ترکیب ایجاد کند. file را تنظیم می کند و تولید می کند file به صورت خودکار تنظیم می شود. اگر Simulation یا Synthesis را در قسمت Ex انتخاب کنیدampطراحی Files در سابقampدر تب Designs، سیستم یک شبیه سازی کامل ایجاد می کند file مجموعه یا یک سنتز کامل file مطابق با انتخاب شما تنظیم کنید.

طراحی سنتز پیشینample
طراحی سنتز سابقample شامل بلوک های اصلی است که در شکل زیر نشان داده شده است.

• یک مولد ترافیک، که یک Avalon®-MM سابق قابل سنتز استampدرایور le که یک الگوی شبه تصادفی از خواندن و نوشتن را در تعداد پارامتری از آدرس ها پیاده سازی می کند. مولد ترافیک همچنین داده های خوانده شده از حافظه را کنترل می کند تا اطمینان حاصل کند که با داده های نوشته شده مطابقت دارد و در غیر این صورت نقص را تأیید می کند.
• نمونه ای از رابط حافظه که شامل:
  • یک کنترلر حافظه که بین رابط Avalon-MM و رابط AFI تعدیل می کند.
  • PHY که به عنوان رابط بین کنترل کننده حافظه و دستگاه های حافظه خارجی برای انجام عملیات خواندن و نوشتن عمل می کند.

شکل 7. طراحی سنتز مثالample

توجه: اگر یک یا چند پارامتر حالت اشتراک‌گذاری PLL، حالت اشتراک گذاری DLL، یا حالت اشتراک OCT روی هر مقداری غیر از عدم اشتراک گذاری تنظیم شده باشد، طراحی ترکیبی سابقample شامل دو نمونه رابط مولد ترافیک/حافظه خواهد بود. دو نمونه رابط تولیدکننده ترافیک/حافظه فقط با اتصالات مشترک PLL/DLL/OCT همانطور که توسط تنظیمات پارامتر تعریف شده است، مرتبط هستند. نمونه‌های رابط تولیدکننده ترافیک/حافظه نشان می‌دهند که چگونه می‌توانید چنین اتصالاتی را در طرح‌های خود ایجاد کنید.

طراحی شبیه سازیample
طراحی شبیه سازی سابقample شامل بلوک های اصلی است که در شکل زیر نشان داده شده است.

• نمونه ای از طراحی سنتز به عنوان مثالampله همانطور که در بخش قبل توضیح داده شد، طراحی سنتز به عنوان مثالample شامل یک مولد ترافیک، جزء کالیبراسیون و یک نمونه از رابط حافظه است. این بلوک‌ها به‌طور پیش‌فرض، مدل‌های شبیه‌سازی انتزاعی را در مواردی که برای شبیه‌سازی سریع مناسب است، می‌سازند.
• یک مدل حافظه، که به عنوان یک مدل عمومی عمل می کند که به مشخصات پروتکل حافظه پایبند است. اغلب، فروشندگان حافظه مدل های شبیه سازی را برای اجزای حافظه خاص خود ارائه می دهند که می توانید از آنها دانلود کنید webسایت ها
• یک بررسی کننده وضعیت، که سیگنال های وضعیت را از IP رابط حافظه خارجی و تولید کننده ترافیک نظارت می کند تا یک وضعیت کلی عبور یا خرابی را نشان دهد.

شکل 10. شبیه سازی طراحی مثالample

Exampبرگه رابط طراحی
ویرایشگر پارامتر شامل یک Exampبرگه طرح‌ها که به شما امکان می‌دهد طرح قبلی خود را پارامتر کرده و تولید کنیدamples

رابط های حافظه خارجی Intel Agilex FPGA IP Design Exampراهنمای کاربر بایگانی

نسخه های IP مانند نسخه های نرم افزار Intel Quartus Prime Design Suite تا نسخه 19.1 است. از نرم‌افزار Intel Quartus Prime Design Suite نسخه 19.2 یا بالاتر، IPها یک طرح نسخه‌سازی IP جدید دارند. اگر نسخه هسته IP در لیست نیست، راهنمای کاربر نسخه اصلی IP قبلی اعمال می شود.

نسخه هسته IP	راهنمای کاربر
2.4.0	رابط های حافظه خارجی Intel Agilex FPGA IP Design Exampراهنمای کاربر بایگانی
2.3.0	رابط های حافظه خارجی Intel Agilex FPGA IP Design Exampراهنمای کاربر بایگانی
2.3.0	رابط های حافظه خارجی Intel Agilex FPGA IP Design Exampراهنمای کاربر بایگانی
2.1.0	رابط های حافظه خارجی Intel Agilex FPGA IP Design Exampراهنمای کاربر بایگانی
19.3	رابط های حافظه خارجی Intel Agilex FPGA IP Design Exampراهنمای کاربر بایگانی

تاریخچه ویرایش سند برای رابط های حافظه خارجی Intel Agilex FPGA IP Design Exampراهنمای کاربر

نسخه سند	اینتل Quartus نسخه پرایم	نسخه IP	تغییرات
2021.06.21	21.2	2.4.2	در طراحی پیشینampشروع سریع فصل: • اضافه شدن یک یادداشت به کامپایل و برنامه نویسی Intel Agilex EMIF Design Example موضوع • عنوان را تغییر داد ایجاد یک طراحی پیشینampبا گزینه Calibration Debug موضوع • اضافه شده است ایجاد یک طراحی پیشینampبا گزینه پیکربندی TG و فعال کردن Traffic Generator در طراحی Example موضوعات • مراحل 2، 3، و 4 اصلاح شد، چندین شکل به روز شد و یک یادداشت در با استفاده از Design Exampبا EMIF Debug Toolkit موضوع
2021.03.29	21.1	2.4.0	در طراحی پیشینampشروع سریع فصل: • اضافه شدن یک یادداشت به تولید طرح EMIF قابل سنتزample و تولید EMIF Design Example برای شبیه سازی موضوعات • به روز شد File نمودار ساختار در تولید EMIF Design Example برای شبیه سازی موضوع
2020.12.14	20.4	2.3.0	در طراحی پیشینampشروع سریع فصل، تغییرات زیر را ایجاد کرد: • به روز شد تولید طرح EMIF قابل سنتزample موضوع شامل طرح های چند EMIF. • شکل مرحله 3 را به روز کرد تولید EMIF Design Example برای شبیه سازی موضوع
2020.10.05	20.3	2.3.0	در طراحی پیشینampراهنمای شروع سریع فصل، تغییرات زیر را ایجاد کرد: • که در ایجاد یک پروژه EMIF، تصویر را در مرحله 6 به روز کرد. • که در تولید طرح EMIF قابل سنتزample، شکل را در مرحله 3 به روز کرد. • که در تولید EMIF Design Example برای شبیه سازی، شکل را در مرحله 3 به روز کرد. • که در شبیه سازی در مقابل پیاده سازی سخت افزاری، یک اشتباه تایپی جزئی را در جدول دوم تصحیح کرد. • که در با استفاده از Design Exampبا EMIF Debug Toolkit، مرحله 6 اصلاح شد، مراحل 7 و 8 اضافه شد.
ادامه …

نسخه سند	اینتل Quartus نسخه پرایم	نسخه IP	تغییرات
2020.04.13	20.1	2.1.0	• در درباره فصل، جدول را اصلاح کرد اطلاعات انتشار موضوع • در طراحی پیشینampراهنمای شروع سریع فصل: — مرحله 7 و تصویر مرتبط، در تولید طرح EMIF قابل سنتزample موضوع - اصلاح شد تولید طرح پیشینampبا گزینه Debug Option موضوع - اصلاح شد با استفاده از Design Exampبا EMIF Debug Toolkit موضوع
2019.12.16	19.4	2.0.0	• در طراحی پیشینampشروع سریع فصل: - تصویر را در مرحله 6 به روز کرد ایجاد یک پروژه EMIF موضوع - تصویر را در مرحله 4 به روز کرد تولید طرح EMIF قابل سنتزample موضوع - تصویر را در مرحله 4 به روز کرد تولید EMIF Design Example برای شبیه سازی موضوع - مرحله 5 اصلاح شده در تولید EMIF Design Example برای شبیه سازی موضوع - اصلاح شد دستورالعمل های عمومی پین و بانک های مجاور بخشهای Pin Placement برای Intel Agilex EMIF IP موضوع
2019.10.18	19.3		• در ایجاد یک پروژه EMIF موضوع، تصویر را با نقطه 6 به روز کرد. • در تولید و پیکربندی IP EMIF موضوع، شکل را با مرحله 1 به روز کرد. • در جدول در دستورالعمل‌های ویرایشگر پارامتر EMIF Agilex Intel موضوع، توضیحات را برای هیئت مدیره برگه • در تولید طرح EMIF قابل سنتزample و تولید EMIF Design Example برای شبیه سازی موضوعات، تصویر را در مرحله 3 هر موضوع به روز کرد. • در تولید EMIF Design Example برای شبیه سازی موضوع، به روز شد طراحی شبیه سازی تولید شده Example File ساختار شکل و یادداشت زیر شکل را اصلاح کرد. • در تولید طرح EMIF قابل سنتزample موضوع، یک مرحله و یک شکل برای چندین رابط اضافه کرد.
2019.07.31	19.2	1.2.0	• اضافه درباره رابط های حافظه خارجی Intel Agilex FPGA IP فصل و اطلاعات انتشار. • تاریخ و شماره نسخه به روز شده است. • بهبود جزئی به طراحی سنتز پیشینample شکل در طراحی سنتز پیشینample موضوع
2019.04.02	19.1		• انتشار اولیه.

تاریخچه ویرایش سند برای رابط های حافظه خارجی Intel Agilex FPGA IP Design Exampراهنمای کاربر

اسناد / منابع

رابط های حافظه خارجی Intel UG-20219 Intel Agilex FPGA IP Design Example [pdfراهنمای کاربر UG-20219 رابط های حافظه خارجی Intel Agilex FPGA IP Design Example، UG-20219، رابط های حافظه خارجی Intel Agilex FPGA IP Design Exampله، رابط های Intel Agilex FPGA IP Design Example، Agilex FPGA IP Design Example

مراجع

• راهنمای کاربر