UG-20219 გარე მეხსიერების ინტერფეისები Intel Agilex FPGA IP Design Example

გარე მეხსიერების ინტერფეისების შესახებ Intel® Agilexâ„¢ FPGA IP

გამოშვების ინფორმაცია

IP ვერსიები იგივეა, რაც Intel® Quartus® Prime Design Suite პროგრამული უზრუნველყოფის ვერსიები v19.1-მდე. Intel Quartus Prime Design Suite პროგრამული უზრუნველყოფის 19.2 ან უფრო ახალი ვერსიიდან, IP ბირთვებს აქვთ IP ვერსიების ახალი სქემა. IP ვერსიების სქემის (XYZ) ნომერი იცვლება ერთი პროგრამული ვერსიიდან მეორეზე. ცვლილება:

• X მიუთითებს IP-ის მთავარ გადახედვაზე. თუ განაახლებთ თქვენს Intel Quartus Prime პროგრამულ უზრუნველყოფას, უნდა განაახლოთ IP.
• Y მიუთითებს, რომ IP შეიცავს ახალ ფუნქციებს. განაახლეთ თქვენი IP ამ ახალი ფუნქციების ჩასართავად.
• Z მიუთითებს, რომ IP შეიცავს მცირე ცვლილებებს. განაახლეთ თქვენი IP, რომ შეიტანოთ ეს ცვლილებები.
  

  ელემენტი	აღწერა
  IP ვერსია	2.4.2
  Intel Quartus Prime	21.2
  გამოშვების თარიღი	2021.06.21

დიზაინი მაგampსწრაფი დაწყების სახელმძღვანელო გარე მეხსიერების ინტერფეისებისთვის Intel Agilex™ FPGA IP

ავტომატური დიზაინის მაგample flow ხელმისაწვდომია Intel Agilex™ გარე მეხსიერების ინტერფეისებისთვის. გენერირება ყოფილიample Designs ღილაკი მაგample Designs ჩანართი გაძლევთ საშუალებას მიუთითოთ და გენერირება სინთეზისა და სიმულაციის დიზაინის მაგample file კომპლექტი, რომელიც შეგიძლიათ გამოიყენოთ თქვენი EMIF IP-ის დასადასტურებლად. თქვენ შეგიძლიათ შექმნათ დიზაინი ყოფილიampრომელიც ემთხვევა Intel FPGA განვითარების კომპლექტს, ან ნებისმიერი EMIF IP-სთვის, რომელიც თქვენ გენერირებთ. თქვენ შეგიძლიათ გამოიყენოთ დიზაინი ყოფილიampთქვენი შეფასების დასახმარებლად, ან როგორც ამოსავალი წერტილი თქვენი საკუთარი სისტემისთვის.

ზოგადი დიზაინი მაგampსამუშაო ნაკადები

EMIF პროექტის შექმნა

Intel Quartus Prime პროგრამული უზრუნველყოფის 17.1 და უფრო ახალი ვერსიისთვის, თქვენ უნდა შექმნათ Intel Quartus Prime პროექტი EMIF IP-ის და დიზაინის ყოფილი გენერირებისთვის.ampლე.

1. გაუშვით Intel Quartus Prime პროგრამული უზრუნველყოფა და აირჩიეთ File ➤ ახალი პროექტის ოსტატი. დააწკაპუნეთ შემდეგი. დიზაინი მაგampსწრაფი დაწყების სახელმძღვანელო გარე მეხსიერების ინტერფეისებისთვის Intel Agilex™ FPGA IP
2. მიუთითეთ დირექტორია ( ), სახელი Intel Quartus Prime პროექტისთვის ( ), და უმაღლესი დონის დიზაინის ერთეულის სახელი ( ) რომლის შექმნაც გსურთ. დააწკაპუნეთ შემდეგი.
3. დარწმუნდით, რომ არჩეულია ცარიელი პროექტი. ორჯერ დააწკაპუნეთ შემდეგი.
4. Family-ში აირჩიეთ Intel Agilex.
5. სახელის ფილტრის ქვეშ აკრიფეთ მოწყობილობის ნაწილის ნომერი.
6. ხელმისაწვდომი მოწყობილობების განყოფილებაში აირჩიეთ შესაბამისი მოწყობილობა.
7. დააწკაპუნეთ Finish.

EMIF IP-ის გენერირება და კონფიგურაცია

შემდეგი ნაბიჯები ასახავს EMIF IP-ის გენერირებას და კონფიგურაციას. ეს მიმოხილვა ქმნის DDR4 ინტერფეისს, მაგრამ ნაბიჯები მსგავსია სხვა პროტოკოლებისთვის. (ეს ნაბიჯები მიჰყვება IP კატალოგის (დამოუკიდებელ) ნაკადს; თუ თქვენ აირჩევთ პლატფორმის დიზაინერის (სისტემის) ნაკადის გამოყენებას, ნაბიჯები მსგავსია.)

1. IP კატალოგის ფანჯარაში აირჩიეთ გარე მეხსიერების ინტერფეისები Intel Agilex FPGA IP. (თუ IP კატალოგის ფანჯარა არ ჩანს, აირჩიეთ View ➤ IP კატალოგი.)
2. IP პარამეტრის რედაქტორში მიუთითეთ ერთეულის სახელი EMIF IP-სთვის (სახელი, რომელიც თქვენ აქ მიუთითეთ, ხდება file სახელი IP-სთვის) და მიუთითეთ დირექტორია. დააწკაპუნეთ შექმნა.
3. პარამეტრების რედაქტორს აქვს მრავალი ჩანართი, სადაც თქვენ უნდა დააკონფიგურიროთ პარამეტრები თქვენი EMIF განხორციელების ასახვისთვის.

Intel Agilex EMIF პარამეტრის რედაქტორის სახელმძღვანელო მითითებები
ეს თემა გვაწვდის მაღალი დონის სახელმძღვანელოს ჩანართების პარამეტრიზაციისთვის Intel Agilex EMIF IP პარამეტრების რედაქტორში.

ცხრილი 1. EMIF პარამეტრის რედაქტორის სახელმძღვანელო მითითებები

პარამეტრის რედაქტორის ჩანართი	გაიდლაინები
გენერალი	დარწმუნდით, რომ შემდეგი პარამეტრები სწორად არის შეყვანილი: • მოწყობილობის სიჩქარის შეფასება. • მეხსიერების საათის სიხშირე. • PLL საცნობარო საათის სიხშირე.
მეხსიერება	• იხილეთ თქვენი მეხსიერების მოწყობილობის მონაცემთა ფურცელი, რომ შეიყვანოთ პარამეტრები მასზე მეხსიერება ჩანართი. • ასევე უნდა შეიყვანოთ ALERT# პინის კონკრეტული მდებარეობა. (გამოიყენება მხოლოდ DDR4 მეხსიერების პროტოკოლზე.)
Mem I/O	• პროექტის პირველადი გამოკვლევებისთვის, შეგიძლიათ გამოიყენოთ ნაგულისხმევი პარამეტრები Mem I/O ჩანართი. • დიზაინის გაფართოებული ვალიდაციისთვის, თქვენ უნდა შეასრულოთ დაფის სიმულაცია, რათა მიიღოთ ოპტიმალური დასრულების პარამეტრები.
FPGA I/O	• პროექტის პირველადი გამოკვლევებისთვის, შეგიძლიათ გამოიყენოთ ნაგულისხმევი პარამეტრები FPGA I/O ჩანართი. • დიზაინის გაფართოებული ვალიდაციისთვის, თქვენ უნდა შეასრულოთ დაფის სიმულაცია ასოცირებულ IBIS მოდელებთან, რათა აირჩიოთ შესაბამისი I/O სტანდარტები.
მემ დრო	• პროექტის პირველადი გამოკვლევებისთვის, შეგიძლიათ გამოიყენოთ ნაგულისხმევი პარამეტრები მემ დრო ჩანართი. • დიზაინის გაფართოებული ვალიდაციისთვის, თქვენ უნდა შეიყვანოთ პარამეტრები თქვენი მეხსიერების მოწყობილობის მონაცემთა ფურცლის მიხედვით.
კონტროლერი	დააყენეთ კონტროლერის პარამეტრები თქვენი მეხსიერების კონტროლერისთვის სასურველი კონფიგურაციისა და ქცევის მიხედვით.
დიაგნოსტიკა	შეგიძლიათ გამოიყენოთ პარამეტრები დიაგნოსტიკა ჩანართი დაგეხმარებათ თქვენი მეხსიერების ინტერფეისის ტესტირებასა და გამართვაში.
Exampდიზაინი	The Exampდიზაინი ჩანართი საშუალებას გაძლევთ შექმნათ დიზაინი examples სინთეზისთვის და სიმულაციისთვის. გენერირებული დიზაინი მაგample არის სრული EMIF სისტემა, რომელიც შედგება EMIF IP-სა და დრაივერისგან, რომელიც წარმოქმნის შემთხვევით ტრაფიკს მეხსიერების ინტერფეისის დასადასტურებლად.

ცალკეულ პარამეტრებზე დეტალური ინფორმაციისთვის იხილეთ თქვენი მეხსიერების პროტოკოლის შესაბამისი თავი გარე მეხსიერების ინტერფეისებში Intel Agilex FPGA IP მომხმარებლის სახელმძღვანელოში.

სინთეზირებადი EMIF დიზაინის გენერირება მაგample

Intel Agilex-ის განვითარების ნაკრებისთვის საკმარისია Intel Agilex EMIF IP პარამეტრების უმეტესობის დატოვება ნაგულისხმევ მნიშვნელობებზე. სინთეზირებადი დიზაინის გენერირება მაგampმიჰყევით ამ ნაბიჯებს:

1. ყოფილზეampჩანართზე Designs, დარწმუნდით, რომ Synthesis-ის ყუთი მონიშნულია.
   • თუ თქვენ ახორციელებთ ერთ ინტერფეისს, მაგampდააპროექტეთ, დააკონფიგურირეთ EMIF IP და დააწკაპუნეთ File➤ შეინახეთ მიმდინარე პარამეტრის მომხმარებლის IP ვარიაციაში შესანახად file ( .ip).
     • თუ თქვენ ახორციელებთ ყოფილიampშეიმუშავეთ მრავალი ინტერფეისით, მიუთითეთ IP-ების რაოდენობა ინტერფეისების სასურველ რაოდენობაზე. თქვენ შეგიძლიათ იხილოთ EMIF ID-ის საერთო რაოდენობა, როგორც არჩეული IP-ების რაოდენობა. მიჰყევით ამ ნაბიჯებს თითოეული ინტერფეისის კონფიგურაციისთვის:
   •  აირჩიეთ Cal-IP, რათა მიუთითოთ ინტერფეისის კავშირი კალიბრაციის IP-სთან.
   • შესაბამისად დააკონფიგურირეთ EMIF IP პარამეტრის რედაქტორის ყველა ჩანართში.
   • დაბრუნება ექსampგადადით დიზაინის ჩანართი და დააწკაპუნეთ Capture სასურველ EMIF ID-ზე.
   • გაიმეორეთ ნაბიჯები a-დან c-მდე ყველა EMIF ID-სთვის.
   • შეგიძლიათ დააწკაპუნოთ ღილაკზე Clear ამოღებული პარამეტრების წასაშლელად და გაიმეოროთ ნაბიჯები a-დან c-მდე EMIF IP-ში ცვლილებების შესატანად.
   • დააწკაპუნეთ File➤ შეინახეთ მიმდინარე პარამეტრის მომხმარებლის IP ვარიაციაში შესანახად file ( .ip).
2. დააჭირეთ Generate Exampდიზაინი ფანჯრის ზედა მარჯვენა კუთხეში.
3. მიუთითეთ დირექტორია EMIF დიზაინისთვის მაგample და დააწკაპუნეთ OK. EMIF დიზაინის წარმატებული თაობა ყოფილიample ქმნის შემდეგს fileდაყენებულია qii დირექტორიაში.
4. დააწკაპუნეთ File ➤ გადით IP Parameter Editor Pro ფანჯრიდან გასასვლელად. სისტემა ითხოვს, ბოლო ცვლილებები არ არის შექმნილი. გენერირება ახლა? დააწკაპუნეთ არა, რათა გააგრძელოთ შემდეგი ნაკადი.
5. გასახსნელად ყოფილიampდიზაინი, დააწკაპუნეთ File ➤ გახსენით პროექტი და გადადით /ample_name>/qii/ed_synth.qpf და დააჭირეთ გახსნას.
   შენიშვნა: დიზაინის შედგენისა და პროგრამირების შესახებ ინფორმაციისთვის ყოფილიampლე, მიმართეთ
   შედგენა და დაპროგრამება Intel Agilex EMIF Design Exampლე.

სურათი 4. გენერირებული სინთეზირებადი დიზაინი მაგample File სტრუქტურა

ორი ან მეტი გარე მეხსიერების ინტერფეისით სისტემის აგების შესახებ ინფორმაციისთვის იხილეთ დიზაინის შექმნა Exampმრავალი EMIF ინტერფეისით, გარე მეხსიერების ინტერფეისებში Intel Agilex FPGA IP მომხმარებლის სახელმძღვანელოში. მრავალი ინტერფეისის გამართვის შესახებ ინფორმაციისთვის იხილეთ EMIF ინსტრუმენტთა ნაკრების ჩართვა არსებულ დიზაინში, გარე მეხსიერების ინტერფეისებში Intel Agilex FPGA IP მომხმარებლის სახელმძღვანელოში.

შენიშვნა: თუ არ აირჩევთ სიმულაციის ან სინთეზის ველს, დანიშნულების დირექტორია შეიცავს მხოლოდ პლატფორმის დიზაინერის დიზაინს files, რომლებიც არ არის შედგენილი უშუალოდ Intel Quartus Prime პროგრამული უზრუნველყოფის მიერ, მაგრამ რაც შეგიძლიათ view ან შეცვალეთ პლატფორმის დიზაინერში. ამ სიტუაციაში შეგიძლიათ აწარმოოთ შემდეგი ბრძანებები სინთეზისა და სიმულაციის შესაქმნელად file კომპლექტი.

• კომპილირებადი პროექტის შესაქმნელად, თქვენ უნდა გაუშვათ quartus_sh -t make_qii_design.tclscript დანიშნულების დირექტორიაში.
• სიმულაციური პროექტის შესაქმნელად, თქვენ უნდა გაუშვათ quartus_sh -t make_sim_design.tcl სკრიპტი დანიშნულების დირექტორიაში.

შენიშვნა: თუ თქვენ შექმენით დიზაინი ყოფილიample და შემდეგ შეიტანეთ ცვლილებები პარამეტრების რედაქტორში, თქვენ უნდა აღადგინოთ დიზაინი exampრათა ნახოთ თქვენი ცვლილებები განხორციელებული. ახლად გენერირებული დიზაინი ყოფილიample არ გადაწერს არსებულ დიზაინს მაგample files.

EMIF Design Exampსიმულაციისთვის

Intel Agilex-ის განვითარების ნაკრებისთვის საკმარისია Intel Agilex EMIF IP პარამეტრების უმეტესობის დატოვება ნაგულისხმევ მნიშვნელობებზე. დიზაინის გენერირებისთვის მაგampსიმულაციისთვის მიჰყევით ამ ნაბიჯებს:

1. ყოფილზეampჩანართზე Designs, დარწმუნდით, რომ Simulation ყუთი მონიშნულია. ასევე აირჩიეთ სიმულაციის საჭირო HDL ფორმატი, Verilog ან VHDL.
2. დააკონფიგურირეთ EMIF IP და დააწკაპუნეთ File ➤ შეინახეთ მიმდინარე პარამეტრის მომხმარებლის IP ვარიაციაში შესანახად file ( .ip).
3. დააჭირეთ Generate Exampდიზაინი ფანჯრის ზედა მარჯვენა კუთხეში.
4. მიუთითეთ დირექტორია EMIF დიზაინისთვის მაგample და დააწკაპუნეთ OK. EMIF დიზაინის წარმატებული თაობა ყოფილიample ქმნის მრავალჯერადი file კომპლექტი სხვადასხვა მხარდაჭერილი სიმულატორებისთვის, sim/ed_sim დირექტორიაში.
5. დააწკაპუნეთ File ➤ გადით IP Parameter Editor Pro ფანჯრიდან გასასვლელად. სისტემა ითხოვს, ბოლო ცვლილებები არ არის შექმნილი. გენერირება ახლა? დააწკაპუნეთ არა, რათა გააგრძელოთ შემდეგი ნაკადი.

გენერირებული სიმულაციური დიზაინი მაგample File სტრუქტურა

შენიშვნა: გარე მეხსიერების ინტერფეისები Intel Agilex FPGA IP ამჟამად მხარს უჭერს მხოლოდ VCS, ModelSim/QuestaSim და Xcelium სიმულატორებს. მომავალ გამოშვებებში დაგეგმილია სიმულატორის დამატებითი მხარდაჭერა.

შენიშვნა: თუ არ აირჩევთ სიმულაციის ან სინთეზის ველს, დანიშნულების დირექტორია შეიცავს მხოლოდ პლატფორმის დიზაინერის დიზაინს files, რომლებიც არ არის შედგენილი უშუალოდ Intel Quartus Prime პროგრამული უზრუნველყოფის მიერ, მაგრამ რაც შეგიძლიათ view ან შეცვალეთ პლატფორმის დიზაინერში. ამ სიტუაციაში შეგიძლიათ აწარმოოთ შემდეგი ბრძანებები სინთეზისა და სიმულაციის შესაქმნელად file კომპლექტი.

• კომპილირებადი პროექტის შესაქმნელად, თქვენ უნდა გაუშვათ quartus_sh -t make_qii_design.tcl სკრიპტი დანიშნულების დირექტორიაში.
• სიმულაციური პროექტის შესაქმნელად, თქვენ უნდა გაუშვათ quartus_sh -t make_sim_design.tcl სკრიპტი დანიშნულების დირექტორიაში.

შენიშვნა: თუ თქვენ შექმენით დიზაინი ყოფილიample და შემდეგ შეიტანეთ ცვლილებები პარამეტრების რედაქტორში, თქვენ უნდა აღადგინოთ დიზაინი exampრათა ნახოთ თქვენი ცვლილებები განხორციელებული. ახლად გენერირებული დიზაინი ყოფილიample არ გადაწერს არსებულ დიზაინს მაგample files.

სიმულაცია ტექნიკის დანერგვის წინააღმდეგ
გარე მეხსიერების ინტერფეისის სიმულაციისთვის, შეგიძლიათ აირჩიოთ კალიბრაციის გამოტოვება ან სრული დაკალიბრება დიაგნოსტიკის ჩანართზე IP გენერირების დროს.

EMIF სიმულაციური მოდელები
ეს ცხრილი ადარებს გამოტოვების კალიბრაციის და სრული კალიბრაციის მოდელების მახასიათებლებს.

ცხრილი 2. EMIF სიმულაციური მოდელები: გამოტოვების კალიბრაცია სრული კალიბრაციის წინააღმდეგ

გამოტოვეთ კალიბრაცია	სრული კალიბრაცია
სისტემის დონის სიმულაცია ფოკუსირებული მომხმარებლის ლოგიკაზე.	მეხსიერების ინტერფეისის სიმულაცია, რომელიც ფოკუსირებულია კალიბრაციაზე.
კალიბრაციის დეტალები არ არის დაფიქსირებული.	იჭერს ყველა სtagკალიბრაციის es.
აქვს მონაცემთა შენახვისა და აღდგენის უნარი.	მოყვება ნიველირება, თითო ბიტიანი დესკოპ და ა.შ.
წარმოადგენს ზუსტ ეფექტურობას.
არ განიხილავს დაფის დახრილობას.

RTL სიმულაცია ტექნიკის დანერგვის წინააღმდეგ
ეს ცხრილი ხაზს უსვამს ძირითად განსხვავებებს EMIF სიმულაციასა და აპარატურის განხორციელებას შორის.

ცხრილი 3. EMIF RTL სიმულაცია აპარატურის დანერგვის წინააღმდეგ

RTL სიმულაცია	ტექნიკის დანერგვა
Nios® ინიციალიზაცია და კალიბრაციის კოდი შესრულებულია პარალელურად.	Nios ინიციალიზაცია და კალიბრაციის კოდი სრულდება თანმიმდევრობით.
ინტერფეისები ამტკიცებენ cal_done სიგნალს ერთდროულად სიმულაციისას.	ფიტერ ოპერაციები განსაზღვრავს კალიბრაციის თანმიმდევრობას და ინტერფეისები არ ამტკიცებენ cal_done-ს ერთდროულად.

თქვენ უნდა აწარმოოთ RTL სიმულაციები თქვენი დიზაინის აპლიკაციისთვის ტრაფიკის შაბლონებზე დაყრდნობით. გაითვალისწინეთ, რომ RTL სიმულაცია არ ახდენს PCB კვალის დაყოვნების მოდელირებას, რამაც შეიძლება გამოიწვიოს შეუსაბამობა RTL სიმულაციასა და აპარატურის დანერგვას შორის.

 გარე მეხსიერების ინტერფეისის IP მოდელირება ModelSim-ით
ეს პროცედურა გვიჩვენებს, თუ როგორ უნდა მოახდინოს EMIF დიზაინის სიმულაციაampლე.

1. გაუშვით Mentor Graphics* ModelSim პროგრამული უზრუნველყოფა და აირჩიეთ File ➤ შეცვალეთ დირექტორია. გადადით sim/ed_sim/mentor დირექტორიაში გენერირებული დიზაინის example საქაღალდე.
2. დარწმუნდით, რომ ტრანსკრიპტის ფანჯარა ნაჩვენებია ეკრანის ბოლოში. თუ ტრანსკრიპტის ფანჯარა არ ჩანს, აჩვენეთ იგი დაწკაპუნებით View ➤ ტრანსკრიპტი.
3. ტრანსკრიპტის ფანჯარაში გაუშვით წყარო msim_setup.tcl.
4. მას შემდეგ, რაც წყარო msim_setup.tcl დაასრულებს გაშვებას, გაუშვით ld_debug ტრანსკრიპტის ფანჯარაში.
5. მას შემდეგ რაც ld_debug გაშვებას დაასრულებს, დარწმუნდით, რომ ნაჩვენებია ობიექტების ფანჯარა. თუ ობიექტების ფანჯარა არ ჩანს, აჩვენეთ იგი დაწკაპუნებით View ➤ ობიექტები.
6. ობიექტების ფანჯარაში აირჩიეთ სიგნალები, რომელთა სიმულაციაც გსურთ მარჯვენა ღილაკით და აირჩიეთ Add Wave.
7. მას შემდეგ რაც დაასრულებთ სიმულაციისთვის სიგნალების არჩევას, შეასრულეთ Run -all ტრანსკრიპტის ფანჯარაში. სიმულაცია გადის მის დასრულებამდე.
8. თუ სიმულაცია არ ჩანს, დააწკაპუნეთ View ➤ ტალღა.

პინის განთავსება Intel Agilex EMIF IP-სთვის
ამ თემაში მოცემულია ინსტრუქციები ქინძისთავის განთავსებისთვის.

დასრულდაview
Intel Agilex FPGA-ებს აქვთ შემდეგი სტრუქტურა:

• თითოეული მოწყობილობა შეიცავს 8-მდე I/O ბანკს.
• თითოეული I/O ბანკი შეიცავს 2 ქვე-I/O ბანკს.
• თითოეული სუბ-I/O ბანკი შეიცავს 4 ზოლს.
• თითოეული ხაზი შეიცავს 12 ზოგადი დანიშნულების I/O (GPIO) პინს.

პინის ზოგადი მითითებები
ქვემოთ მოცემულია ზოგადი ინსტრუქციები.

შენიშვნა: დაწვრილებითი ინფორმაციისთვის, იხილეთ Intel Agilex FPGA EMIF IP პინი და რესურსების დაგეგმვა განყოფილებაში თქვენი გარე მეხსიერების პროტოკოლის პროტოკოლის სპეციფიკურ თავში, გარე მეხსიერების ინტერფეისების Intel Agilex FPGA IP მომხმარებლის სახელმძღვანელოში.

• დარწმუნდით, რომ მოცემული გარე მეხსიერების ინტერფეისის ქინძისთავები იმავე I/O მწკრივშია.
• ინტერფეისები, რომლებიც მოიცავს რამდენიმე ბანკს, უნდა აკმაყოფილებდეს შემდეგ მოთხოვნებს:
  •  ბანკები უნდა იყოს ერთმანეთის მიმდებარედ. მიმდებარე ბანკების შესახებ ინფორმაციისთვის იხილეთ EMIF Architecture: I/O Bank თემა გარე მეხსიერების ინტერფეისებში Intel Agilex FPGA IP მომხმარებლის სახელმძღვანელოში.
•  ყველა მისამართი და ბრძანება და დაკავშირებული პინები უნდა იყოს ერთ ქვებანკში.
• მისამართს და ბრძანებას და მონაცემთა პინებს შეუძლიათ ქვებანკის გაზიარება შემდეგი პირობებით:
  • მისამართი და ბრძანება და მონაცემთა პინები ვერ იზიარებს I/O ზოლს.
  • მხოლოდ გამოუყენებელი I/O ზოლი მისამართებისა და ბრძანების ბანკში შეიძლება შეიცავდეს მონაცემთა პინებს.

ცხრილი 4. პინის ზოგადი შეზღუდვები

სიგნალის ტიპი	შეზღუდვა
მონაცემთა სტრობი	ყველა სიგნალი, რომელიც ეკუთვნის DQ ჯგუფს, უნდა იყოს იმავე I/O ზოლში.
მონაცემები	დაკავშირებული DQ პინები უნდა იყოს იმავე I/O ზოლში. პროტოკოლებისთვის, რომლებიც არ უჭერენ მხარს ორმხრივ მონაცემთა ხაზებს, წაკითხვის სიგნალები უნდა დაჯგუფდეს ჩაწერის სიგნალებისგან განცალკევებით.
მისამართი და ბრძანება	მისამართი და ბრძანების პინები უნდა იყოს წინასწარ განსაზღვრულ ადგილებში I/O ქვებანკში.

შენიშვნა: დაწვრილებითი ინფორმაციისთვის, იხილეთ Intel Agilex FPGA EMIF IP პინი და რესურსების დაგეგმვა განყოფილებაში თქვენი გარე მეხსიერების პროტოკოლის პროტოკოლის სპეციფიკურ თავში, გარე მეხსიერების ინტერფეისების Intel Agilex FPGA IP მომხმარებლის სახელმძღვანელოში.

• დარწმუნდით, რომ მოცემული გარე მეხსიერების ინტერფეისის ქინძისთავები იმავე I/O მწკრივშია.
• ინტერფეისები, რომლებიც მოიცავს რამდენიმე ბანკს, უნდა აკმაყოფილებდეს შემდეგ მოთხოვნებს:
  • ბანკები უნდა იყოს ერთმანეთის მიმდებარედ. მიმდებარე ბანკების შესახებ ინფორმაციისთვის იხილეთ EMIF Architecture: I/O Bank თემა გარე მეხსიერების ინტერფეისებში Intel Agilex FPGA IP მომხმარებლის სახელმძღვანელოში.
• ყველა მისამართი და ბრძანება და დაკავშირებული პინები უნდა იყოს ერთ ქვებანკში.
• მისამართს და ბრძანებას და მონაცემთა პინებს შეუძლიათ ქვებანკის გაზიარება შემდეგი პირობებით:
  • მისამართი და ბრძანება და მონაცემთა პინები ვერ იზიარებს I/O ზოლს.
  • მხოლოდ გამოუყენებელი I/O ზოლი მისამართებისა და ბრძანების ბანკში შეიძლება შეიცავდეს მონაცემთა პინებს.

დიზაინის გენერირება მაგample TG კონფიგურაციის ოფციით

გენერირებული EMIF დიზაინი example მოიცავს მოძრაობის გენერატორის ბლოკს (TG). ნაგულისხმევად, დიზაინი ყოფილიample იყენებს მარტივ TG ბლოკს (altera_tg_avl), რომლის გადატვირთვა შესაძლებელია მხოლოდ მყარი კოდირებული ტრაფიკის ნიმუშის ხელახლა გაშვებისთვის. საჭიროების შემთხვევაში, შეგიძლიათ აირჩიოთ ტრეფიკის კონფიგურირებადი გენერატორის (TG2) ჩართვა. კონფიგურირებადი ტრაფიკის გენერატორში (TG2) (altera_tg_avl_2), შეგიძლიათ რეალურ დროში დააკონფიგურიროთ ტრაფიკის ნიმუში საკონტროლო რეგისტრების მეშვეობით - რაც ნიშნავს, რომ თქვენ არ გჭირდებათ დიზაინის ხელახლა შედგენა ტრაფიკის ნიმუშის შესაცვლელად ან ხელახლა გასაშვებად. ეს ტრაფიკის გენერატორი უზრუნველყოფს კარგ კონტროლს ტრაფიკის ტიპზე, რომელსაც ის აგზავნის EMIF კონტროლის ინტერფეისზე. გარდა ამისა, ის უზრუნველყოფს სტატუსის რეგისტრებს, რომლებიც შეიცავს დეტალურ ინფორმაციას წარუმატებლობის შესახებ.

ტრაფიკის გენერატორის ჩართვა დიზაინში მაგample

შეგიძლიათ ჩართოთ კონფიგურირებადი ტრაფიკის გენერატორი დიაგნოსტიკის ჩანართიდან EMIF პარამეტრების რედაქტორში. კონფიგურირებადი ტრაფიკის გენერატორის ჩასართავად, დიაგნოსტიკის ჩანართზე ჩართეთ კონფიგურირებადი Avalon ტრაფიკის გენერატორი 2.0-ის გამოყენება.

სურათი 6.

• თქვენ შეგიძლიათ გამორთოთ ნაგულისხმევი ტრაფიკის ნიმუში stage ან მომხმარებლის კონფიგურირებული ტრაფიკი stage, მაგრამ თქვენ უნდა გქონდეთ მინიმუმ ერთი stage ჩართულია. ინფორმაციისთვის ამ სtages, იხილეთ ტრაფიკის ნაგულისხმევი ნიმუში და მომხმარებლის მიერ კონფიგურირებული ტრაფიკის ნიმუში გარე მეხსიერების ინტერფეისებში Intel Agilex FPGA IP მომხმარებლის სახელმძღვანელო.
• TG2 ტესტის ხანგრძლივობის პარამეტრი ვრცელდება მხოლოდ ნაგულისხმევი მოძრაობის შაბლონზე. თქვენ შეგიძლიათ აირჩიოთ ტესტის ხანგრძლივობა მოკლე, საშუალო ან უსასრულო.
• თქვენ შეგიძლიათ აირჩიოთ ორი მნიშვნელობიდან რომელიმე TG2 კონფიგურაციის ინტერფეისის რეჟიმის პარამეტრისთვის:
  • JTAG: საშუალებას აძლევს GUI-ს გამოყენებას სისტემის კონსოლში. დამატებითი ინფორმაციისთვის იხილეთ Traffic Generator Configuration Interface გარე მეხსიერების ინტერფეისებში Intel Agilex FPGA IP მომხმარებლის სახელმძღვანელო.
  • ექსპორტი: საშუალებას აძლევს გამოიყენოს მორგებული RTL ლოგიკა ტრაფიკის შაბლონის გასაკონტროლებლად.

დიზაინის გამოყენება მაგampEMIF Debug Toolkit-ით

EMIF Debug Toolkit-ის გაშვებამდე, დარწმუნდით, რომ თქვენი მოწყობილობის კონფიგურაცია გაქვთ პროგრამირებაში file რომელსაც აქვს EMIF გამართვის ინსტრუმენტარიუმის ჩართული. EMIF Debug Toolkit-ის გასაშვებად, მიჰყევით ამ ნაბიჯებს:

1. Intel Quartus Prime პროგრამულ უზრუნველყოფაში გახსენით System Console არჩევით Tools ➤ System Debugging Tools ➤ System Console.
2. [გამოტოვეთ ეს ნაბიჯი, თუ თქვენი პროექტი უკვე გახსნილია Intel Quartus Prime პროგრამულ უზრუნველყოფაში.] სისტემის კონსოლში ჩატვირთეთ SRAM ობიექტი. file (.sof), რომლითაც თქვენ დააპროგრამეთ დაფა (როგორც აღწერილია EMIF Debug Toolkit-ის გამოყენების წინაპირობებში, გარე მეხსიერების ინტერფეისებში Intel Agilex FPGA IP მომხმარებლის სახელმძღვანელოში).
3. აირჩიეთ ეგზემპლარები გამართვისთვის.
4. აირჩიეთ EMIF კალიბრაციის გამართვის ხელსაწყოთა ნაკრები EMIF კალიბრაციის გამართვისთვის, როგორც ეს აღწერილია სტატიაში "Design Ex Generating"ample Calibration Debug Option-ით. ალტერნატიულად, აირჩიეთ EMIF TG კონფიგურაციის ხელსაწყოთა ნაკრები ტრაფიკის გენერატორის გამართვისთვის, როგორც ეს აღწერილია დიზაინის ექსის გენერირებაშიample TG კონფიგურაციის ოფციით.
5. დააწკაპუნეთ Open Toolkit-ის გასახსნელად მთავარი view EMIF გამართვის ინსტრუმენტარიუმის.
6. თუ დაპროგრამებულ დიზაინში არის მრავალი EMIF შემთხვევა, აირჩიეთ სვეტი (გზა JTAG master) და EMIF ინსტანციის მეხსიერების ინტერფეისის ID, რომლისთვისაც უნდა გააქტიურდეს ინსტრუმენტთა ნაკრები.
7. დააწკაპუნეთ ინტერფეისის გააქტიურებაზე, რათა ინსტრუმენტთა ნაკრები წაიკითხოს ინტერფეისის პარამეტრები და კალიბრაციის სტატუსი.
8. თქვენ უნდა გამართოთ ერთი ინტერფეისი ერთდროულად; ამიტომ, დიზაინში სხვა ინტერფეისთან დასაკავშირებლად, ჯერ უნდა გამორთოთ მიმდინარე ინტერფეისი.

შემდეგი არის ყოფილიampმოხსენებები EMIF Calibration Debug Toolkit და EMIF TG Configuration Toolkit:, შესაბამისად.

შენიშვნა: კალიბრაციის გამართვის შესახებ დეტალებისთვის იხილეთ გამართვა გარე მეხსიერების ინტერფეისის გამართვის ინსტრუმენტარიუმის გარე მეხსიერების ინტერფეისებში Intel Agilex FPGA IP მომხმარებლის სახელმძღვანელოში.

შენიშვნა: ტრაფიკის გენერატორის გამართვის შესახებ დეტალებისთვის, იხილეთ Traffic Generator Configuration User Interface, გარე მეხსიერების ინტერფეისებში Intel Agilex FPGA IP მომხმარებლის სახელმძღვანელო.

დიზაინი მაგampგარე მეხსიერების ინტერფეისების აღწერა Intel Agilex FPGA IP

თქვენი EMIF IP-ის პარამეტრიზაციისა და გენერირებისას, შეგიძლიათ მიუთითოთ, რომ სისტემა შექმნას დირექტორიები სიმულაციისა და სინთეზისთვის file ადგენს და წარმოქმნის file ადგენს ავტომატურად. თუ აირჩევთ სიმულაციას ან სინთეზს მაგample დიზაინი Fileს ყოფილზეampჩანართზე Designs, სისტემა ქმნის სრულ სიმულაციას file კომპლექტი ან სრული სინთეზი file კომპლექტი, თქვენი არჩევანის შესაბამისად.

სინთეზის დიზაინი მაგample
სინთეზის დიზაინი მაგample შეიცავს ძირითად ბლოკებს, რომლებიც ნაჩვენებია ქვემოთ მოცემულ ფიგურაში.

• მოძრაობის გენერატორი, რომელიც არის სინთეზირებადი Avalon®-MM exampდრაივერი, რომელიც ახორციელებს წაკითხვისა და ჩაწერის ფსევდო შემთხვევით შაბლონს მისამართების პარამეტრულ რაოდენობაზე. ტრაფიკის გენერატორი ასევე აკონტროლებს მეხსიერებიდან წაკითხულ მონაცემებს, რათა დარწმუნდეს, რომ ისინი ემთხვევა ჩაწერილ მონაცემებს და სხვაგვარად ამტკიცებს წარუმატებლობას.
• მეხსიერების ინტერფეისის მაგალითი, რომელიც მოიცავს:
  • მეხსიერების კონტროლერი, რომელიც არეგულირებს Avalon-MM ინტერფეისსა და AFI ინტერფეისს შორის.
  • PHY, რომელიც ემსახურება როგორც ინტერფეისს მეხსიერების კონტროლერსა და გარე მეხსიერების მოწყობილობებს შორის წაკითხვისა და ჩაწერის ოპერაციების შესასრულებლად.

სურათი 7. სინთეზის დიზაინი მაგample

შენიშვნა: თუ PLL გაზიარების რეჟიმის, DLL გაზიარების რეჟიმის ან OCT გაზიარების რეჟიმის ერთი ან მეტი პარამეტრი დაყენებულია ნებისმიერ მნიშვნელობაზე, გარდა No Sharing, სინთეზის დიზაინი ყოფილიample შეიცავს ტრაფიკის გენერატორის/მეხსიერების ინტერფეისის ორ ინსტანციას. ტრაფიკის გენერატორის/მეხსიერების ინტერფეისის ორი ინსტანცია დაკავშირებულია მხოლოდ საერთო PLL/DLL/OCTკავშირებით, როგორც ეს განსაზღვრულია პარამეტრის პარამეტრებით. ტრაფიკის გენერატორის/მეხსიერების ინტერფეისის ინსტანციები აჩვენებს, თუ როგორ შეგიძლიათ გააკეთოთ ასეთი კავშირები თქვენს დიზაინში.

სიმულაციური დიზაინი მაგample
სიმულაციური დიზაინი მაგample შეიცავს მთავარ ბლოკებს, რომლებიც ნაჩვენებია შემდეგ ფიგურაში.

• სინთეზის დიზაინის მაგალითი მაგampლე. როგორც წინა ნაწილში იყო აღწერილი, სინთეზის დიზაინი მაგample შეიცავს ტრაფიკის გენერატორს, კალიბრაციის კომპონენტს და მეხსიერების ინტერფეისის მაგალითს. ეს ბლოკები ნაგულისხმევია აბსტრაქტული სიმულაციის მოდელებზე, სადაც ეს შესაფერისია სწრაფი სიმულაციისთვის.
• მეხსიერების მოდელი, რომელიც მოქმედებს როგორც ზოგადი მოდელი, რომელიც იცავს მეხსიერების პროტოკოლის სპეციფიკაციებს. ხშირად, მეხსიერების გამყიდველები აწვდიან სიმულაციის მოდელებს მათი კონკრეტული მეხსიერების კომპონენტებისთვის, რომლებიც შეგიძლიათ ჩამოტვირთოთ მათგან webსაიტები.
• სტატუსის შემმოწმებელი, რომელიც აკონტროლებს სტატუსის სიგნალებს გარე მეხსიერების ინტერფეისის IP-დან და ტრაფიკის გენერატორიდან, რათა სიგნალი გაუწიოს საერთო უღელტეხილის მდგომარეობას.

სურათი 10. სიმულაციური დიზაინი მაგample

Exampდიზაინის ინტერფეისის ჩანართი
პარამეტრის რედაქტორი მოიცავს Example Designs ჩანართი, რომელიც საშუალებას გაძლევთ პარამეტრიზაცია და გენერირება თქვენი დიზაინის examples.

გარე მეხსიერების ინტერფეისები Intel Agilex FPGA IP Design Example მომხმარებლის სახელმძღვანელო არქივები

IP ვერსიები იგივეა, რაც Intel Quartus Prime Design Suite პროგრამული უზრუნველყოფის ვერსიები v19.1-მდე. Intel Quartus Prime Design Suite პროგრამული უზრუნველყოფის 19.2 ან უფრო ახალი ვერსიიდან, IP-ებს აქვთ IP ვერსიების ახალი სქემა. თუ IP ძირითადი ვერსია არ არის ჩამოთვლილი, გამოიყენება წინა IP ვერსიის მომხმარებლის სახელმძღვანელო.

IP Core ვერსია	მომხმარებლის სახელმძღვანელო
2.4.0	გარე მეხსიერების ინტერფეისები Intel Agilex FPGA IP Design Example მომხმარებლის სახელმძღვანელო არქივები
2.3.0	გარე მეხსიერების ინტერფეისები Intel Agilex FPGA IP Design Example მომხმარებლის სახელმძღვანელო არქივები
2.3.0	გარე მეხსიერების ინტერფეისები Intel Agilex FPGA IP Design Example მომხმარებლის სახელმძღვანელო არქივები
2.1.0	გარე მეხსიერების ინტერფეისები Intel Agilex FPGA IP Design Example მომხმარებლის სახელმძღვანელო არქივები
19.3	გარე მეხსიერების ინტერფეისები Intel Agilex FPGA IP Design Example მომხმარებლის სახელმძღვანელო არქივები

დოკუმენტის გადასინჯვის ისტორია გარე მეხსიერების ინტერფეისებისთვის Intel Agilex FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

დოკუმენტის ვერსია	Intel Quartus Prime ვერსია	IP ვერსია	ცვლილებები
2021.06.21	21.2	2.4.2	ში დიზაინი მაგampსწრაფი დაწყება თავი: • დაამატა შენიშვნა შედგენა და დაპროგრამება Intel Agilex EMIF Design Example თემა. • შეცვლილია სათაური დიზაინის გენერირება მაგample Calibration Debug Option-ით თემა. • დაამატა დიზაინის გენერირება მაგample TG კონფიგურაციის ოფციით და ტრაფიკის გენერატორის ჩართვა დიზაინში მაგample თემები. • შეიცვალა ნაბიჯები 2, 3 და 4, განახლდა რამდენიმე ფიგურა და დაამატა შენიშვნა დიზაინის გამოყენება მაგampEMIF Debug Toolkit-ით თემა.
2021.03.29	21.1	2.4.0	ში დიზაინი მაგampსწრაფი დაწყება თავი: • დაამატა შენიშვნა სინთეზირებადი EMIF დიზაინის გენერირება მაგample და EMIF Design Exampსიმულაციისთვის თემები. • განახლებულია File სტრუქტურის დიაგრამაში EMIF Design Exampსიმულაციისთვის თემა.
2020.12.14	20.4	2.3.0	ში დიზაინი მაგampსწრაფი დაწყება თავი შეიტანა შემდეგი ცვლილებები: • განახლებულია სინთეზირებადი EMIF დიზაინის გენერირება მაგample თემა, რომელიც მოიცავს მრავალ EMIF დიზაინს. • განახლებულია ფიგურა მე-3 ნაბიჯისთვის, ში EMIF Design Exampსიმულაციისთვის თემა.
2020.10.05	20.3	2.3.0	ში დიზაინი მაგampსწრაფი დაწყების სახელმძღვანელო თავი შეიტანა შემდეგი ცვლილებები: • შემოსული EMIF პროექტის შექმნა, განახლდა სურათი მე-6 საფეხურზე. • შემოსული სინთეზირებადი EMIF დიზაინის გენერირება მაგample, განახლდა ფიგურა მე-3 საფეხურზე. • შემოსული EMIF Design Exampსიმულაციისთვის, განახლდა ფიგურა მე-3 საფეხურზე. • შემოსული სიმულაცია ტექნიკის დანერგვის წინააღმდეგ, გაასწორა მეორე ცხრილში მცირე შეცდომა. • შემოსული დიზაინის გამოყენება მაგampEMIF Debug Toolkit-ით, შეიცვალა ნაბიჯი 6, დაემატა ნაბიჯები 7 და 8.
განაგრძო…

დოკუმენტის ვერსია	Intel Quartus Prime ვერსია	IP ვერსია	ცვლილებები
2020.04.13	20.1	2.1.0	• ში შესახებ თავი, შეცვალა ცხრილი ში გამოშვების ინფორმაცია თემა. • ში დიზაინი მაგampსწრაფი დაწყების სახელმძღვანელო თავი: — შეცვლილია ნაბიჯი 7 და მასთან დაკავშირებული სურათი სინთეზირებადი EMIF დიზაინის გენერირება მაგample თემა. - შეცვლილია დიზაინის გენერირება Exampგამართვის ოფციით თემა. - შეცვლილია დიზაინის გამოყენება მაგampEMIF Debug Toolkit-ით თემა.
2019.12.16	19.4	2.0.0	• ში დიზაინი მაგampსწრაფი დაწყება თავი: — განახლებულია ილუსტრაცია მე-6 საფეხურზე EMIF პროექტის შექმნა თემა. — განახლებულია ილუსტრაცია მე-4 საფეხურზე სინთეზირებადი EMIF დიზაინის გენერირება მაგample თემა. — განახლებულია ილუსტრაცია მე-4 საფეხურზე EMIF Design Exampსიმულაციისთვის თემა. - შეცვლილია ნაბიჯი 5-ში EMIF Design Exampსიმულაციისთვის თემა. - შეცვლილია პინის ზოგადი მითითებები და მიმდებარე ბანკები სექციები პინის განთავსება Intel Agilex EMIF IP-სთვის თემა.
2019.10.18	19.3		• ში EMIF პროექტის შექმნა თემა, სურათი განახლებულია მე-6 პუნქტით. • ში EMIF IP-ის გენერირება და კონფიგურაცია თემა, განახლებული ფიგურა ნაბიჯი 1. • ცხრილში Intel Agilex EMIF პარამეტრის რედაქტორის სახელმძღვანელო მითითებები თემა, შეცვალა აღწერა გამგეობა ჩანართი. • ში სინთეზირებადი EMIF დიზაინის გენერირება მაგample და EMIF Design Exampსიმულაციისთვის თემები, განახლებულია სურათი თითოეული თემის მე-3 საფეხურზე. • ში EMIF Design Exampსიმულაციისთვის თემა, განახლებულია გენერირებული სიმულაციური დიზაინი მაგample File სტრუქტურა ფიგურა და შეცვალა შენიშვნა ფიგურის შემდეგ. • ში სინთეზირებადი EMIF დიზაინის გენერირება მაგample თემა, დაემატა ნაბიჯი და ფიგურა მრავალი ინტერფეისისთვის.
2019.07.31	19.2	1.2.0	• დამატებულია გარე მეხსიერების ინტერფეისების შესახებ Intel Agilex FPGA IP თავი და გამოშვების ინფორმაცია. • განახლებული თარიღები და ვერსიების ნომრები. • მცირე გაფართოება სინთეზის დიზაინი მაგample ფიგურაში სინთეზის დიზაინი მაგample თემა.
2019.04.02	19.1		• საწყისი გამოშვება.

დოკუმენტის გადასინჯვის ისტორია გარე მეხსიერების ინტერფეისებისთვის Intel Agilex FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

დოკუმენტები / რესურსები

intel UG-20219 გარე მეხსიერების ინტერფეისები Intel Agilex FPGA IP Design Example [pdf] მომხმარებლის სახელმძღვანელო UG-20219 გარე მეხსიერების ინტერფეისები Intel Agilex FPGA IP Design Example, UG-20219, გარე მეხსიერების ინტერფეისები Intel Agilex FPGA IP Design Example, ინტერფეისები Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

ცნობები

• მომხმარებლის სახელმძღვანელო