UG-20219 واجهات الذاكرة الخارجية Intel Agilex FPGA IP Design Example

حول واجهات الذاكرة الخارجية Intel® Agilex™ FPGA IP

معلومات الإصدار

إصدارات IP هي نفسها إصدارات برنامج Intel® Quartus® Prime Design Suite حتى الإصدار 19.1. بدءًا من إصدار برنامج Intel Quartus Prime Design Suite 19.2 أو أحدث، تحتوي نوى IP على مخطط إصدار IP جديد. يتغير رقم مخطط إصدار IP (XYZ) من إصدار برنامج إلى آخر. تغيير في:

• يشير X إلى مراجعة رئيسية لعنوان IP. إذا قمت بتحديث برنامج Intel Quartus Prime الخاص بك ، فيجب عليك إعادة إنشاء عنوان IP.
• يشير Y إلى أن IP يتضمن ميزات جديدة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه الميزات الجديدة.
• يشير Z إلى أن IP يتضمن تغييرات طفيفة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه التغييرات.
  

  غرض	وصف
  إصدار IP	2.4.2
  إنتل كوارتس برايم	21.2
  تاريخ الافراج عنه	2021.06.21

مثال على التصميمampدليل البدء السريع لواجهات الذاكرة الخارجية Intel Agilex™ FPGA IP

تصميم آليampيتوفر التدفق لواجهات الذاكرة الخارجية Intel Agilex™.ampزر التصميمات على Exampتتيح لك علامة التبويب "التصاميم" تحديد وإنشاء تصميم التوليف والمحاكاةample file يمكنك استخدام مجموعات يمكنك استخدامها للتحقق من صحة عنوان IP الخاص بـ EMIF. يمكنك إنشاء نموذج تصميمampيمكنك استخدام ملف يتوافق مع مجموعة تطوير Intel FPGA، أو أي IP EMIF تقوم بإنشائه. يمكنك استخدام ملف التصميمampيمكن استخدامها لمساعدتك في التقييم، أو كنقطة بداية لنظامك الخاص.

التصميم العام السابقampلو سير العمل

إنشاء مشروع EMIF

بالنسبة لإصدار برنامج Intel Quartus Prime 17.1 والإصدارات الأحدث، يجب عليك إنشاء مشروع Intel Quartus Prime قبل إنشاء عنوان IP الخاص بـ EMIF ونموذج التصميمampليه.

1. قم بتشغيل برنامج Intel Quartus Prime وحدد File ➤ معالج المشروع الجديد. انقر فوق التالي. تصميم Exampدليل البدء السريع لواجهات الذاكرة الخارجية Intel Agilex™ FPGA IP
2. حدد الدليل ( )، وهو اسم لمشروع Intel Quartus Prime ( )، واسم كيان التصميم على المستوى الأعلى ( ) الذي تريد إنشاءه. انقر فوق التالي.
3. تحقق من تحديد مشروع فارغ. انقر فوق التالي مرتين.
4. تحت العائلة، حدد Intel Agilex.
5. ضمن عامل تصفية الاسم ، اكتب رقم جزء الجهاز.
6. ضمن الأجهزة المتوفرة ، حدد الجهاز المناسب.
7. انقر فوق "إنهاء".

إنشاء وتكوين عنوان IP الخاص بـ EMIF

توضح الخطوات التالية كيفية إنشاء وتكوين عنوان IP الخاص بـ EMIF. ينشئ هذا الدليل واجهة DDR4، ولكن الخطوات متشابهة بالنسبة للبروتوكولات الأخرى. (تتبع هذه الخطوات تدفق كتالوج IP (المستقل)؛ إذا اخترت استخدام تدفق مصمم المنصة (النظام) بدلاً من ذلك، فستكون الخطوات متشابهة.)

1. في نافذة كتالوج IP، حدد واجهات الذاكرة الخارجية Intel Agilex FPGA IP. (إذا لم تكن نافذة كتالوج IP مرئية، فحدد View ➤ كتالوج IP.)
2. في محرر معلمات IP ، قم بتوفير اسم كيان لـ EMIF IP (يصبح الاسم الذي تقدمه هنا هو file name لـ IP) وحدد دليلًا. انقر فوق إنشاء.
3. يحتوي محرر المعلمات على علامات تبويب متعددة حيث يتعين عليك تكوين المعلمات لتعكس تنفيذ EMIF الخاص بك.

إرشادات محرر معلمات Intel Agilex EMIF
يوفر هذا الموضوع إرشادات عالية المستوى حول معلمات علامات التبويب في محرر معلمات Intel Agilex EMIF IP.

الجدول 1. إرشادات محرر معلمات EMIF

علامة التبويب محرر المعلمة	المبادئ التوجيهية
عام	تأكد من إدخال المعلمات التالية بشكل صحيح: • درجة السرعة للجهاز. • تردد ساعة الذاكرة. • تردد الساعة المرجعية PLL.
ذاكرة	• الرجوع إلى ورقة البيانات لجهاز الذاكرة الخاص بك لإدخال المعلمات على ذاكرة فاتورة غير مدفوعة. • يجب عليك أيضًا إدخال موقع محدد لـ ALERT # pin. (ينطبق على بروتوكول الذاكرة DDR4 فقط.)
ذاكرة I / O	• بالنسبة للتحقيقات الأولية في المشروع ، يمكنك استخدام الإعدادات الافتراضية على ذاكرة I / O فاتورة غير مدفوعة. • للتحقق من صحة التصميم المتقدم ، يجب إجراء محاكاة اللوحة لاشتقاق إعدادات الإنهاء المثلى.
مدخلات ومخرجات FPGA	• بالنسبة للتحقيقات الأولية في المشروع ، يمكنك استخدام الإعدادات الافتراضية على مدخلات ومخرجات FPGA فاتورة غير مدفوعة. • للتحقق من صحة التصميم المتقدم ، يجب إجراء محاكاة اللوحة مع نماذج IBIS لتحديد معايير الإدخال / الإخراج المناسبة.
توقيت Mem	• بالنسبة للتحقيقات الأولية في المشروع ، يمكنك استخدام الإعدادات الافتراضية على توقيت Mem فاتورة غير مدفوعة. • للتحقق من صحة التصميم المتقدم ، يجب عليك إدخال المعلمات وفقًا لصحيفة بيانات جهاز الذاكرة الخاص بك.
وحدة التحكم	اضبط معلمات وحدة التحكم وفقًا للتكوين والسلوك المطلوبين لوحدة التحكم في الذاكرة.
التشخيص	يمكنك استخدام المعلمات على ملف التشخيص علامة التبويب للمساعدة في اختبار وتصحيح واجهة الذاكرة الخاصة بك.
Exampلو تصاميم	ال Exampلو تصاميم تتيح لك علامة التبويب إنشاء مثال على التصميمampليه للتوليف والمحاكاة. التصميم الذي تم إنشاؤه على سبيل المثالample هو نظام EMIF كامل يتكون من EMIF IP ومحرك يولد حركة مرور عشوائية للتحقق من واجهة الذاكرة.

للحصول على معلومات مفصلة حول المعلمات الفردية، راجع الفصل المناسب لبروتوكول الذاكرة لديك في دليل مستخدم واجهات الذاكرة الخارجية Intel Agilex FPGA IP.

توليد مثال تصميم EMIF القابل للتركيبample

بالنسبة لمجموعة تطوير Intel Agilex، يكفي ترك معظم إعدادات IP الخاصة بـ Intel Agilex EMIF على قيمها الافتراضية. لتوليد نموذج التصميم القابل للتركيب، يجب عليك استخدام Intel Agilex EMIF IP.ample ، اتبع هذه الخطوات:

1. على السابقينampعلامة التبويب le Designs ، تأكد من تحديد المربع Synthesis.
   • إذا كنت تقوم بتنفيذ واجهة واحدة على سبيل المثالampقم بتصميم وتكوين عنوان IP الخاص بـ EMIF وانقر فوق File➤ احفظ لحفظ الإعداد الحالي في متغير IP الخاص بالمستخدم file ( .ip).
     • إذا كنت تقوم بتنفيذ خطة سابقةampلتصميم واجهة متعددة، حدد عدد عناوين IP للعدد المطلوب من الواجهات. يمكنك رؤية العدد الإجمالي لمعرفات EMIF مثل عدد عناوين IP المحدد. اتبع الخطوات التالية لتكوين كل واجهة:
   •  حدد Cal-IP لتحديد اتصال الواجهة بعنوان IP للمعايرة.
   • قم بتكوين عنوان IP الخاص بـ EMIF وفقًا لذلك في علامة تبويب محرر المعلمات.
   • العودة إلى السابقampانتقل إلى علامة التبويب "التصميم" ثم انقر فوق "التقاط" على معرف EMIF المطلوب.
   • كرر الخطوات من (أ) إلى (ج) لجميع معرفات EMIF.
   • يمكنك النقر فوق الزر "مسح" لإزالة المعلمات الملتقطة وتكرار الخطوات من أ إلى ج لإجراء تغييرات على عنوان IP الخاص بـ EMIF.
   • انقر File➤ احفظ لحفظ الإعداد الحالي في متغير IP الخاص بالمستخدم file ( .ip).
2. انقر فوق إنشاء Example Design في الزاوية العلوية اليمنى من النافذة.
3. حدد دليلاً لتصميم EMIF على سبيل المثالample وانقر فوق "موافق". الجيل الناجح من تصميم EMIF السابقample ينشئ ما يلي fileوضعت تحت دليل qii.
4. انقر File ➤ خروج للخروج من نافذة محرر معلمات IP Pro. يطالبك النظام بعدم إنشاء التغييرات الأخيرة. هل تريد إنشاء التغييرات الآن؟ انقر فوق لا للمتابعة إلى التدفق التالي.
5. لفتح السابقampالتصميم، انقر File ➤ افتح المشروع وانتقل إلى /ample_name>/qii/ed_synth.qpf ثم انقر فوق فتح.
   ملحوظة: للحصول على معلومات حول تجميع وبرمجة التصميم،ampلي، الرجوع إلى
   تجميع وبرمجة برنامج تصميم Intel Agilex EMIF Exampليه.

الشكل 4. مثال على التصميم المُنشأ القابل للتوليفample File بناء

للحصول على معلومات حول إنشاء نظام يحتوي على واجهتي ذاكرة خارجية أو أكثر، راجع إنشاء نموذج تصميمampللحصول على معلومات حول تصحيح أخطاء واجهات متعددة، راجع تمكين مجموعة أدوات EMIF في تصميم موجود، في دليل مستخدم Intel Agilex FPGA IP لواجهات الذاكرة الخارجية.

ملحوظة: إذا لم تقم بتحديد خانة الاختيار "المحاكاة" أو "التوليف"، فإن دليل الوجهة يحتوي فقط على تصميم "مصمم المنصة" files، والتي لا يمكن تجميعها بواسطة برنامج Intel Quartus Prime مباشرةً، ولكن يمكنك view أو قم بالتعديل في مصمم المنصة. في هذه الحالة، يمكنك تشغيل الأوامر التالية لتوليد التوليف والمحاكاة file مجموعات.

• لإنشاء مشروع قابل للتجميع، يجب عليك تشغيل quartus_sh -t make_qii_design.tclscript في دليل الوجهة.
• لإنشاء مشروع محاكاة ، يجب عليك تشغيل البرنامج النصي quartus_sh -t make_sim_design.tcl في دليل الوجهة.

ملحوظة: إذا كنت قد أنشأت تصميمًا سابقًاampثم قم بإجراء تغييرات عليه في محرر المعلمات، يجب عليك إعادة إنشاء التصميم السابقampانقر هنا لرؤية التغييرات التي تم تنفيذها. تم إنشاء التصميم الجديدampلا يقوم البرنامج باستبدال التصميم الحاليample files.

إنشاء نموذج EMIF Design Exampجنيه للمحاكاة

بالنسبة لمجموعة تطوير Intel Agilex، يكفي ترك معظم إعدادات IP الخاصة بـ Intel Agilex EMIF على قيمها الافتراضية. لتوليد نموذج التصميمampللمحاكاة، اتبع الخطوات التالية:

1. على السابقينampعلامة التبويب le Designs ، تأكد من تحديد مربع المحاكاة. اختر أيضًا تنسيق Simulation HDL المطلوب ، إما Verilog أو VHDL.
2. قم بتكوين عنوان IP الخاص بـ EMIF وانقر فوق File ➤ احفظ لحفظ الإعداد الحالي في متغير IP الخاص بالمستخدم file ( .ip).
3. انقر فوق إنشاء Example Design في الزاوية العلوية اليمنى من النافذة.
4. حدد دليلاً لتصميم EMIF على سبيل المثالample وانقر فوق "موافق". الجيل الناجح من تصميم EMIF السابقampلو يخلق متعددة file مجموعات لمختلف أجهزة المحاكاة المدعومة ، ضمن دليل sim / ed_sim.
5. انقر File ➤ خروج للخروج من نافذة محرر معلمات IP Pro. يطالبك النظام بعدم إنشاء التغييرات الأخيرة. هل تريد إنشاء التغييرات الآن؟ انقر فوق لا للمتابعة إلى التدفق التالي.

تصميم محاكاة تم إنشاؤهample File بناء

ملحوظة: تدعم واجهة الذاكرة الخارجية Intel Agilex FPGA IP حاليًا محاكيات VCS وModelSim/QuestaSim وXcelium فقط. ومن المخطط توفير دعم إضافي للمحاكيات في الإصدارات المستقبلية.

ملحوظة: إذا لم تقم بتحديد خانة الاختيار "المحاكاة" أو "التوليف"، فإن دليل الوجهة يحتوي فقط على تصميم "مصمم المنصة" files، والتي لا يمكن تجميعها بواسطة برنامج Intel Quartus Prime مباشرةً، ولكن يمكنك view أو قم بالتعديل في مصمم المنصة. في هذه الحالة، يمكنك تشغيل الأوامر التالية لتوليد التوليف والمحاكاة file مجموعات.

• لإنشاء مشروع قابل للترجمة ، يجب عليك تشغيل البرنامج النصي quartus_sh -t make_qii_design.tcl في الدليل الوجهة.
• لإنشاء مشروع محاكاة ، يجب عليك تشغيل البرنامج النصي quartus_sh -t make_sim_design.tcl في دليل الوجهة.

ملحوظة: إذا كنت قد أنشأت تصميمًا سابقًاampثم قم بإجراء تغييرات عليه في محرر المعلمات، يجب عليك إعادة إنشاء التصميم السابقampانقر هنا لرؤية التغييرات التي تم تنفيذها. تم إنشاء التصميم الجديدampلا يقوم البرنامج باستبدال التصميم الحاليample files.

المحاكاة مقابل تنفيذ الأجهزة
لمحاكاة واجهة الذاكرة الخارجية ، يمكنك تحديد إما تخطي المعايرة أو المعايرة الكاملة في علامة التبويب التشخيصات أثناء إنشاء IP.

نماذج محاكاة EMIF
يقارن هذا الجدول خصائص معايرة التخطي ونماذج المعايرة الكاملة.

الجدول 2. نماذج محاكاة EMIF: معايرة التخطي مقابل المعايرة الكاملة

تخطي المعايرة	معايرة كاملة
محاكاة على مستوى النظام تركز على منطق المستخدم.	محاكاة واجهة الذاكرة تركز على المعايرة.
لم يتم التقاط تفاصيل المعايرة.	يلتقط كل stagوفاق المعايرة.
لديه القدرة على تخزين واسترجاع البيانات.	يشمل التسوية ، انحراف كل بت ، إلخ.
يمثل كفاءة دقيقة.
لا يعتبر انحراف اللوح.

محاكاة RTL مقابل تنفيذ الأجهزة
يسلط هذا الجدول الضوء على الاختلافات الرئيسية بين محاكاة EMIF وتنفيذ الأجهزة.

الجدول 3. محاكاة EMIF RTL مقابل تنفيذ الأجهزة

محاكاة RTL	تنفيذ الأجهزة
يتم تنفيذ كود التهيئة والمعايرة Nios® بالتوازي.	يتم تنفيذ كود التهيئة والمعايرة Nios بالتتابع.
تؤكد الواجهات إشارة cal_done في وقت واحد أثناء المحاكاة.	تحدد عمليات التركيب ترتيب المعايرة ، ولا تقوم الواجهات بتأكيد cal_done في نفس الوقت.

يجب تشغيل محاكاة RTL بناءً على أنماط حركة المرور لتطبيق التصميم الخاص بك. لاحظ أن محاكاة RTL لا تشكل نموذجًا لتأخيرات تتبع ثنائي الفينيل متعدد الكلور والتي قد تسبب تباينًا في زمن الانتقال بين محاكاة RTL وتنفيذ الأجهزة.

 محاكاة IP لواجهة الذاكرة الخارجية مع ModelSim
يوضح هذا الإجراء كيفية محاكاة تصميم EMIF على سبيل المثالampليه.

1. قم بتشغيل برنامج Mentor Graphics * ModelSim وحدد File ➤ تغيير الدليل. انتقل إلى دليل sim / ed_sim / mentor داخل مثال التصميم الذي تم إنشاؤهampمجلد le.
2. تحقق من عرض نافذة النص في الجزء السفلي من الشاشة. إذا كانت نافذة النص غير مرئية ، اعرضها بالنقر فوقها View ➤ نسخة.
3. في نافذة النص ، قم بتشغيل المصدر msim_setup.tcl.
4. بعد انتهاء تشغيل msim_setup.tcl المصدر ، قم بتشغيل ld_debug في نافذة النص.
5. بعد انتهاء تشغيل ld_debug ، تحقق من عرض نافذة الكائنات. إذا كانت نافذة الكائنات غير مرئية ، اعرضها بالنقر فوقها View أشياء.
6. في نافذة الكائنات، حدد الإشارات التي تريد محاكاتها عن طريق النقر بزر الماوس الأيمن واختيار إضافة موجة.
7. بعد الانتهاء من تحديد الإشارات للمحاكاة، قم بتنفيذ الأمر run -all في نافذة Transcript. تستمر عملية المحاكاة حتى اكتمالها.
8. إذا كانت المحاكاة غير مرئية ، فانقر فوق View ➤ الموجة.

وضع الدبوس لـ Intel Agilex EMIF IP
يوفر هذا الموضوع إرشادات لوضع الدبوس.

زيادةview
تتمتع وحدات FPGA من Intel Agilex بالبنية التالية:

• يحتوي كل جهاز على ما يصل إلى 8 بنوك إدخال/إخراج.
• يحتوي كل بنك إدخال/إخراج على بنكين فرعيين للإدخال/الإخراج.
• يحتوي كل بنك فرعي للإدخال والإخراج على 4 مسارات.
• يحتوي كل ممر على 12 دبوس إدخال / إخراج (GPIO) للأغراض العامة.

إرشادات الدبوس العامة
وفيما يلي إرشادات عامة للدبوس.

ملحوظة: للحصول على معلومات أكثر تفصيلاً حول الدبوس، راجع قسم تخطيط الموارد ودبوس Intel Agilex FPGA EMIF IP في الفصل الخاص بالبروتوكول لبروتوكول الذاكرة الخارجية لديك، في دليل مستخدم Intel Agilex FPGA IP لواجهات الذاكرة الخارجية.

• تأكد من أن دبابيس واجهة الذاكرة الخارجية المحددة توجد ضمن نفس صف الإدخال/الإخراج.
• يجب أن تفي الواجهات التي تمتد عبر بنوك متعددة بالمتطلبات التالية:
  •  يجب أن تكون البنوك متجاورة مع بعضها البعض. للحصول على معلومات حول البنوك المتجاورة، راجع موضوع بنية EMIF: بنك الإدخال/الإخراج في دليل مستخدم Intel Agilex FPGA IP لواجهات الذاكرة الخارجية.
•  يجب أن تتواجد جميع العناوين والأوامر والأرقام المرتبطة بها داخل بنك فرعي واحد.
• يمكن لدبابيس العنوان والأوامر والبيانات مشاركة بنك فرعي في ظل الظروف التالية:
  • لا يمكن لدبابيس العنوان والأوامر والبيانات مشاركة حارة الإدخال / الإخراج.
  • يمكن فقط لحارة الإدخال/الإخراج غير المستخدمة في بنك العناوين والأوامر أن تحتوي على دبابيس بيانات.

الجدول 4. قيود دبوس العامة

نوع الإشارة	القيد
ستروب البيانات	يجب أن توجد جميع الإشارات التي تنتمي إلى مجموعة DQ في نفس حارة الإدخال / الإخراج.
بيانات	يجب أن توجد دبابيس DQ ذات الصلة في نفس حارة الإدخال / الإخراج. بالنسبة للبروتوكولات التي لا تدعم خطوط البيانات ثنائية الاتجاه ، يجب تجميع إشارات القراءة بشكل منفصل عن إشارات الكتابة.
العنوان والأمر	يجب أن تتواجد دبابيس العنوان والأوامر في مواقع محددة مسبقًا داخل بنك فرعي للإدخال/الإخراج.

ملحوظة: للحصول على معلومات أكثر تفصيلاً حول الدبوس، راجع قسم تخطيط الموارد ودبوس Intel Agilex FPGA EMIF IP في الفصل الخاص بالبروتوكول لبروتوكول الذاكرة الخارجية لديك، في دليل مستخدم Intel Agilex FPGA IP لواجهات الذاكرة الخارجية.

• تأكد من أن دبابيس واجهة الذاكرة الخارجية المحددة توجد ضمن نفس صف الإدخال/الإخراج.
• يجب أن تفي الواجهات التي تمتد عبر بنوك متعددة بالمتطلبات التالية:
  • يجب أن تكون البنوك متجاورة مع بعضها البعض. للحصول على معلومات حول البنوك المتجاورة، راجع موضوع بنية EMIF: بنك الإدخال/الإخراج في دليل مستخدم Intel Agilex FPGA IP لواجهات الذاكرة الخارجية.
• يجب أن تتواجد جميع العناوين والأوامر والأرقام المرتبطة بها داخل بنك فرعي واحد.
• يمكن لدبابيس العنوان والأوامر والبيانات مشاركة بنك فرعي في ظل الظروف التالية:
  • لا يمكن لدبابيس العنوان والأوامر والبيانات مشاركة حارة الإدخال / الإخراج.
  • يمكن فقط لحارة الإدخال/الإخراج غير المستخدمة في بنك العناوين والأوامر أن تحتوي على دبابيس بيانات.

إنشاء نموذج تصميمampاستخدم خيار تكوين TG

تم إنشاء تصميم EMIFampيتضمن le كتلة مولد حركة مرور (TG). بشكل افتراضي، يتم عرض التصميمampيستخدم le كتلة TG بسيطة (altera_tg_avl) والتي لا يمكن إعادة تعيينها إلا لإعادة تشغيل نمط حركة مرور مبرمج مسبقًا. إذا لزم الأمر، يمكنك اختيار تمكين مولد حركة مرور قابل للتكوين (TG2) بدلاً من ذلك. في مولد حركة المرور القابل للتكوين (TG2) (altera_tg_avl_2)، يمكنك تكوين نمط حركة المرور في الوقت الفعلي من خلال سجلات التحكم - مما يعني أنه لا يتعين عليك إعادة تجميع التصميم لتغيير نمط حركة المرور أو إعادة تشغيله. يوفر مولد حركة المرور هذا تحكمًا دقيقًا في نوع حركة المرور التي يرسلها على واجهة التحكم EMIF. بالإضافة إلى ذلك، يوفر سجلات الحالة التي تحتوي على معلومات فشل مفصلة.

تمكين مولد حركة المرور في نموذج التصميمample

يمكنك تمكين مولد حركة المرور القابل للتكوين من علامة التبويب "التشخيصات" في محرر معلمات EMIF. لتمكين مولد حركة المرور القابل للتكوين، قم بتشغيل استخدام مولد حركة المرور القابل للتكوين Avalon 2.0 في علامة التبويب "التشخيصات".

الشكل 6.

• يمكنك اختيار تعطيل نمط حركة المرور الافتراضيtage أو حركة المرور التي تم تكوينها بواسطة المستخدمtagهـ، ولكن يجب أن يكون لديك على الأقل واحدtagتم تمكينه. للحصول على معلومات حول هذهtagيرجى الرجوع إلى نمط حركة المرور الافتراضي ونمط حركة المرور الذي تم تكوينه بواسطة المستخدم في دليل مستخدم Intel Agilex FPGA IP لواجهات الذاكرة الخارجية.
• تنطبق معلمة مدة اختبار TG2 فقط على نمط حركة المرور الافتراضي. يمكنك اختيار مدة اختبار قصيرة أو متوسطة أو غير محدودة.
• يمكنك اختيار أي من القيمتين لمعلمة وضع واجهة تكوين TG2:
  • JTAG: يسمح باستخدام واجهة المستخدم الرسومية في وحدة التحكم بالنظام. لمزيد من المعلومات، راجع واجهة تكوين مولد حركة المرور في دليل مستخدم Intel Agilex FPGA IP لواجهات الذاكرة الخارجية.
  • يصدّر: يسمح باستخدام منطق RTL المخصص للتحكم في نمط حركة المرور.

استخدام برنامج Design Exampتعلم مع مجموعة أدوات تصحيح أخطاء EMIF

قبل تشغيل مجموعة أدوات تصحيح أخطاء EMIF، تأكد من تكوين جهازك باستخدام برنامج file تم تمكين مجموعة أدوات تصحيح أخطاء EMIF بها. لتشغيل مجموعة أدوات تصحيح أخطاء EMIF، اتبع الخطوات التالية:

1. في برنامج Intel Quartus Prime، افتح وحدة التحكم في النظام من خلال تحديد الأدوات ➤ أدوات تصحيح أخطاء النظام ➤ وحدة التحكم في النظام.
2. [تخطي هذه الخطوة إذا كان مشروعك مفتوحًا بالفعل في برنامج Intel Quartus Prime.] في وحدة التحكم في النظام، قم بتحميل كائن SRAM file (.sof) الذي قمت ببرمجة اللوحة به (كما هو موضح في المتطلبات الأساسية لاستخدام مجموعة أدوات تصحيح أخطاء EMIF، في دليل مستخدم Intel Agilex FPGA IP لواجهات الذاكرة الخارجية).
3. حدد الحالات التي تريد تصحيح أخطائها.
4. حدد مجموعة أدوات تصحيح معايرة EMIF لتصحيح أخطاء معايرة EMIF، كما هو موضح في إنشاء نموذج تصميمampاستخدم خيار تصحيح أخطاء المعايرة. بدلاً من ذلك، حدد مجموعة أدوات تكوين EMIF TG لتصحيح أخطاء مولد حركة المرور، كما هو موضح في إنشاء نموذج تصميمampاستخدم خيار تكوين TG.
5. انقر فوق "فتح مجموعة الأدوات" لفتح الصفحة الرئيسية view من مجموعة أدوات تصحيح EMIF.
6. إذا كان هناك عدة حالات EMIF في التصميم المبرمج، فحدد العمود (المسار إلى J)TAG (master) ومعرف واجهة الذاكرة لنموذج EMIF الذي سيتم تنشيط مجموعة الأدوات له.
7. انقر فوق تنشيط الواجهة للسماح لمجموعة الأدوات بقراءة معلمات الواجهة وحالة المعايرة.
8. يتعين عليك تصحيح أخطاء واجهة واحدة في كل مرة؛ لذلك، للاتصال بواجهة أخرى في التصميم، يجب عليك أولاً إلغاء تنشيط الواجهة الحالية.

وفيما يلي أمثلة على ذلك:ampمجموعة من التقارير من مجموعة أدوات تصحيح معايرة EMIF ومجموعة أدوات تكوين EMIF TG، على التوالي.

ملحوظة: للحصول على تفاصيل حول تصحيح أخطاء المعايرة، راجع تصحيح الأخطاء باستخدام مجموعة أدوات تصحيح أخطاء واجهة الذاكرة الخارجية، في دليل مستخدم Intel Agilex FPGA IP لواجهات الذاكرة الخارجية.

ملحوظة: للحصول على تفاصيل حول تصحيح أخطاء مولد حركة المرور، راجع واجهة مستخدم تكوين مولد حركة المرور، في دليل مستخدم Intel Agilex FPGA IP لواجهات الذاكرة الخارجية.

مثال على التصميمampوصف لواجهات الذاكرة الخارجية Intel Agilex FPGA IP

عند تحديد معلمات وإنشاء عنوان IP الخاص بـ EMIF ، يمكنك تحديد قيام النظام بإنشاء أدلة للمحاكاة والتوليف file مجموعات ، وتوليد file يحدد تلقائيا. إذا قمت بتحديد Simulation أو Synthesis ضمن Exampتصميم Fileق على السابقampفي علامة التبويب تصميمات ، يقوم النظام بإنشاء محاكاة كاملة file مجموعة أو توليف كامل file مجموعة ، وفقًا لاختيارك.

تصميم التوليفample
تصميم التوليف السابقampيحتوي الملف على الكتل الرئيسية الموضحة في الشكل أدناه.

• مولد حركة المرور ، وهو عبارة عن نسخة من Avalon®-MM exampبرنامج التشغيل الذي ينفذ نمطًا شبه عشوائي للقراءة والكتابة إلى عدد محدد من العناوين. يراقب مولد حركة المرور أيضًا البيانات التي تمت قراءتها من الذاكرة للتأكد من مطابقتها للبيانات المكتوبة وتأكيد الفشل بخلاف ذلك.
• مثيل لواجهة الذاكرة ، والذي يتضمن:
  • وحدة تحكم في الذاكرة تتوسط بين واجهة Avalon-MM وواجهة AFI.
  • PHY ، والذي يعمل كواجهة بين وحدة التحكم في الذاكرة وأجهزة الذاكرة الخارجية لإجراء عمليات القراءة والكتابة.

الشكل 7. نموذج تصميم التوليفample

ملحوظة: إذا تم تعيين واحد أو أكثر من معلمات وضع مشاركة PLL أو وضع مشاركة DLL أو وضع مشاركة OCT على أي قيمة بخلاف عدم المشاركة، فسيتم إيقاف تصميم التوليف.ampسيحتوي الملف على مثيلين لمولد حركة المرور/واجهة الذاكرة. يرتبط مثيلا مولد حركة المرور/واجهة الذاكرة فقط باتصالات PLL/DLL/OCT المشتركة كما هو محدد بواسطة إعدادات المعلمة. توضح مثيلات مولد حركة المرور/واجهة الذاكرة كيف يمكنك إنشاء مثل هذه الاتصالات في تصميماتك الخاصة.

مثال على تصميم المحاكاةample
تصميم المحاكاة على سبيل المثالampيحتوي الملف على الكتل الرئيسية الموضحة في الشكل التالي.

• مثال على تصميم التوليف السابقampكما هو موضح في القسم السابق، فإن تصميم التوليف هوampيحتوي الملف على مولد حركة مرور ومكون معايرة ومثال لواجهة الذاكرة. تستخدم هذه الكتل افتراضيًا نماذج محاكاة مجردة حيثما كان ذلك مناسبًا للمحاكاة السريعة.
• نموذج ذاكرة يعمل كنموذج عام يلتزم بمواصفات بروتوكول الذاكرة. في كثير من الأحيان ، يوفر بائعو الذاكرة نماذج محاكاة لمكونات الذاكرة الخاصة بهم والتي يمكنك تنزيلها من ملفات webالمواقع.
• مدقق الحالة ، الذي يراقب إشارات الحالة من IP لواجهة الذاكرة الخارجية ومولد حركة المرور ، للإشارة إلى حالة النجاح أو الفشل بشكل عام.

الشكل 10. نموذج تصميم المحاكاةample

Exampعلامة تبويب واجهة التصاميم
يتضمن محرر المعلمة Exampعلامة التبويب "التصاميم" التي تسمح لك بتحديد معلمات التصميم الخاص بك وتوليدهاampليز.

واجهات الذاكرة الخارجية Intel Agilex FPGA IP Design Example أرشيف دليل المستخدم

إصدارات IP هي نفسها إصدارات برنامج Intel Quartus Prime Design Suite حتى الإصدار 19.1. بدءًا من إصدار برنامج Intel Quartus Prime Design Suite 19.2 أو أحدث، تحتوي عناوين IP على مخطط إصدار IP جديد. إذا لم يتم إدراج إصدار IP core، فينطبق دليل المستخدم لإصدار IP core السابق.

نسخة IP الأساسية	دليل المستخدم
2.4.0	واجهات الذاكرة الخارجية Intel Agilex FPGA IP Design Example أرشيف دليل المستخدم
2.3.0	واجهات الذاكرة الخارجية Intel Agilex FPGA IP Design Example أرشيف دليل المستخدم
2.3.0	واجهات الذاكرة الخارجية Intel Agilex FPGA IP Design Example أرشيف دليل المستخدم
2.1.0	واجهات الذاكرة الخارجية Intel Agilex FPGA IP Design Example أرشيف دليل المستخدم
19.3	واجهات الذاكرة الخارجية Intel Agilex FPGA IP Design Example أرشيف دليل المستخدم

سجل مراجعة المستند لواجهات الذاكرة الخارجية Intel Agilex FPGA IP Design Example دليل المستخدم

نسخة الوثيقة	إصدار Intel Quartus Prime	إصدار IP	التغييرات
2021.06.21	21.2	2.4.2	في مثال على التصميمampالبداية السريعة الفصل: • تمت إضافة ملاحظة إلى تجميع وبرمجة برنامج تصميم Intel Agilex EMIF Example عنوان. • تم تعديل عنوان إنشاء نموذج تصميمampاستخدم خيار تصحيح المعايرة عنوان. • أضيفت ال إنشاء نموذج تصميمampاستخدم خيار تكوين TG و تمكين مولد حركة المرور في نموذج التصميمample المواضيع. • تم تعديل الخطوات 2 و3 و4، وتم تحديث العديد من الأشكال، وتمت إضافة ملاحظة في استخدام برنامج Design Exampتعلم مع مجموعة أدوات تصحيح أخطاء EMIF عنوان.
2021.03.29	21.1	2.4.0	في مثال على التصميمampالبداية السريعة الفصل: • تمت إضافة ملاحظة إلى توليد مثال تصميم EMIF القابل للتركيبample و إنشاء نموذج EMIF Design Exampجنيه للمحاكاة المواضيع. • تحديث File مخطط الهيكل في إنشاء نموذج EMIF Design Exampجنيه للمحاكاة عنوان.
2020.12.14	20.4	2.3.0	في مثال على التصميمampالبداية السريعة الفصل، أجرى التغييرات التالية: • تحديث توليد مثال تصميم EMIF القابل للتركيبample الموضوع يتضمن تصميمات متعددة EMIF. • تم تحديث الشكل للخطوة 3، في إنشاء نموذج EMIF Design Exampجنيه للمحاكاة عنوان.
2020.10.05	20.3	2.3.0	في مثال على التصميمample دليل البدء السريع الفصل، أجرى التغييرات التالية: • في إنشاء مشروع EMIFتم تحديث الصورة في الخطوة 6. • في توليد مثال تصميم EMIF القابل للتركيبampleتم تحديث الشكل في الخطوة 3. • في إنشاء نموذج EMIF Design Exampجنيه للمحاكاةتم تحديث الشكل في الخطوة 3. • في المحاكاة مقابل تنفيذ الأجهزة، تم تصحيح خطأ مطبعي بسيط في الجدول الثاني. • في استخدام برنامج Design Exampتعلم مع مجموعة أدوات تصحيح أخطاء EMIFتم تعديل الخطوة 6، وإضافة الخطوتين 7 و8.
تابع…

نسخة الوثيقة	إصدار Intel Quartus Prime	إصدار IP	التغييرات
2020.04.13	20.1	2.1.0	• في ال عن الفصل، تم تعديل الجدول في معلومات الإصدار عنوان. • في ال مثال على التصميمample دليل البدء السريع الفصل: - تم تعديل الخطوة 7 والصورة المرتبطة بها، في توليد مثال تصميم EMIF القابل للتركيبample عنوان. — تم تعديل إنشاء مثال على التصميمampاستخدم خيار التصحيح عنوان. — تم تعديل استخدام برنامج Design Exampتعلم مع مجموعة أدوات تصحيح أخطاء EMIF عنوان.
2019.12.16	19.4	2.0.0	• في ال مثال على التصميمampالبداية السريعة الفصل: — تم تحديث الرسم التوضيحي في الخطوة 6 من إنشاء مشروع EMIF عنوان. — تم تحديث الرسم التوضيحي في الخطوة 4 من توليد مثال تصميم EMIF القابل للتركيبample عنوان. — تم تحديث الرسم التوضيحي في الخطوة 4 من إنشاء نموذج EMIF Design Exampجنيه للمحاكاة عنوان. - تم تعديل الخطوة 5 في إنشاء نموذج EMIF Design Exampجنيه للمحاكاة عنوان. — تم تعديل إرشادات الدبوس العامة و البنوك المجاورة أقسام من وضع الدبوس لـ Intel Agilex EMIF IP عنوان.
2019.10.18	19.3		• في ال إنشاء مشروع EMIF الموضوع، تم تحديث الصورة بالنقطة 6. • في ال إنشاء وتكوين عنوان IP الخاص بـ EMIF الموضوع، تم تحديث الشكل بالخطوة 1. • في الجدول في إرشادات محرر معلمات Intel Agilex EMIF الموضوع، تم تغيير الوصف لـ سبورة فاتورة غير مدفوعة. • في ال توليد مثال تصميم EMIF القابل للتركيبample و إنشاء نموذج EMIF Design Exampجنيه للمحاكاة المواضيع، تم تحديث الصورة في الخطوة 3 من كل موضوع. • في ال إنشاء نموذج EMIF Design Exampجنيه للمحاكاة الموضوع تم تحديثه تصميم محاكاة تم إنشاؤهample File بناء الشكل وتعديل الملاحظة التالية للشكل. • في ال توليد مثال تصميم EMIF القابل للتركيبample الموضوع، تمت إضافة خطوة وشكل للواجهات المتعددة.
2019.07.31	19.2	1.2.0	• مضاف حول واجهات الذاكرة الخارجية Intel Agilex FPGA IP الفصل ومعلومات الإصدار. • تم تحديث التواريخ وأرقام الإصدارات. • تحسين طفيف لـ تصميم التوليفample الرقم في تصميم التوليفample عنوان.
2019.04.02	19.1		• الإصدار الأولي.

سجل مراجعة المستند لواجهات الذاكرة الخارجية Intel Agilex FPGA IP Design Example دليل المستخدم

المستندات / الموارد

واجهات الذاكرة الخارجية Intel UG-20219 تصميم IP لـ Intel Agilex FPGA Example [بي دي اف] دليل المستخدم UG-20219 واجهات الذاكرة الخارجية Intel Agilex FPGA IP Design Example, UG-20219, واجهات الذاكرة الخارجية Intel Agilex FPGA IP Design Example، واجهات Intel Agilex FPGA IP Design Exampلو، Agilex FPGA IP Design Example

مراجع

• دليل المستخدم