UG-20219 ārējās atmiņas saskarnes Intel Agilex FPGA IP Design Example

Par ārējās atmiņas interfeisiem Intel® Agilexâ„¢ FPGA IP

Izlaiduma informācija

IP versijas ir tādas pašas kā Intel® Quartus® Prime Design Suite programmatūras versijas līdz pat v19.1. No Intel Quartus Prime Design Suite programmatūras versijas 19.2 vai jaunākas versijas IP kodoliem ir jauna IP versiju noteikšanas shēma. IP versiju shēmas (XYZ) numurs mainās no vienas programmatūras versijas uz citu. Izmaiņas:

• X norāda uz būtisku IP pārskatīšanu. Ja atjaunināt Intel Quartus Prime programmatūru, jums ir jāreģenerē IP.
• Y norāda, ka IP ietver jaunas funkcijas. Atjaunojiet savu IP, lai iekļautu šīs jaunās funkcijas.
• Z norāda, ka IP ietver nelielas izmaiņas. Atjaunojiet savu IP, lai iekļautu šīs izmaiņas.
  

  Vienums	Apraksts
  IP versija	2.4.2
  Intel Quartus Prime	21.2
  Izdošanas datums	2021.06.21

Dizains Piemample Īsā lietošanas pamācība ārējās atmiņas interfeisiem Intel Agilex™ FPGA IP

Automatizēts dizains, piemample flow ir pieejams Intel Agilex™ ārējās atmiņas saskarnēm. Ģenerēt Example Designs poga uz Example Designs cilne ļauj norādīt un ģenerēt sintēzes un simulācijas dizainu, piemēramample file kopas, kuras varat izmantot, lai apstiprinātu savu EMIF IP. Jūs varat izveidot dizainu, piemēram,ampkas atbilst Intel FPGA izstrādes komplektam vai jebkuram jūsu ģenerētajam EMIF IP. Jūs varat izmantot dizainu, piemēramamplai palīdzētu jūsu novērtēšanai vai kā sākumpunkts jūsu sistēmai.

Vispārējais dizains Example Darbplūsmas

EMIF projekta izveide

Intel Quartus Prime programmatūras versijai 17.1 un jaunākai versijai, pirms EMIF IP ģenerēšanas un dizaina ex, jums ir jāizveido Intel Quartus Prime projekts.ample.

1. Palaidiet programmatūru Intel Quartus Prime un atlasiet File ➤ Jauna projekta vednis. Noklikšķiniet uz Tālāk. Dizains Piemample Īsā lietošanas pamācība ārējās atmiņas interfeisiem Intel Agilex™ FPGA IP
2. Norādiet direktoriju ( ), Intel Quartus Prime projekta nosaukums ( ), un augstākā līmeņa dizaina entītijas nosaukums ( ), ko vēlaties izveidot. Noklikšķiniet uz Tālāk.
3. Pārbaudiet, vai ir atlasīts Tukšais projekts. Divas reizes noklikšķiniet uz Tālāk.
4. Sadaļā Ģimene atlasiet Intel Agilex.
5. Sadaļā Nosaukuma filtrs ierakstiet ierīces daļas numuru.
6. Sadaļā Pieejamās ierīces atlasiet atbilstošo ierīci.
7. Noklikšķiniet uz Pabeigt.

EMIF IP ģenerēšana un konfigurēšana

Tālāk norādītās darbības parāda, kā ģenerēt un konfigurēt EMIF IP. Šī rokasgrāmata izveido DDR4 saskarni, taču darbības ir līdzīgas citiem protokoliem. (Šīs darbības seko IP kataloga (savrupa) plūsmai; ja tā vietā izvēlaties izmantot platformas noformētāja (sistēmas) plūsmu, darbības ir līdzīgas.)

1. IP kataloga logā atlasiet Ārējās atmiņas saskarnes Intel Agilex FPGA IP. (Ja IP kataloga logs nav redzams, atlasiet View ➤ IP katalogs.)
2. IP parametru redaktorā norādiet EMIF IP entītijas nosaukumu (šeit norādītais nosaukums kļūst par file IP nosaukums) un norādiet direktoriju. Noklikšķiniet uz Izveidot.
3. Parametru redaktoram ir vairākas cilnes, kurās jums ir jākonfigurē parametri, lai atspoguļotu jūsu EMIF ieviešanu.

Intel Agilex EMIF parametru redaktora vadlīnijas
Šajā tēmā ir sniegti augsta līmeņa norādījumi par Intel Agilex EMIF IP parametru redaktora cilņu parametrēšanu.

1. tabula. EMIF parametru redaktora vadlīnijas

Parametru redaktora cilne	Vadlīnijas
Ģenerālis	Pārliecinieties, vai šādi parametri ir ievadīti pareizi: • Ierīces ātruma pakāpe. • Atmiņas pulksteņa frekvence. • PLL atsauces pulksteņa frekvence.
Atmiņa	• Skatiet savas atmiņas ierīces datu lapu, lai ievadītu parametrus Atmiņa cilne. • Jums jāievada arī noteikta vieta ALERT# tapai. (Attiecas tikai uz DDR4 atmiņas protokolu.)
Mem I/O	• Sākotnējai projekta izpētei varat izmantot noklusējuma iestatījumus Mem I/O cilne. • Uzlabotai konstrukcijas validācijai ir jāveic plates simulācija, lai iegūtu optimālos beigu iestatījumus.
FPGA I/O	• Sākotnējai projekta izpētei varat izmantot noklusējuma iestatījumus FPGA I/O cilne. • Uzlabotai konstrukcijas validācijai ir jāveic plates simulācija ar saistītajiem IBIS modeļiem, lai atlasītu atbilstošus I/O standartus.
Mem Timing	• Sākotnējai projekta izpētei varat izmantot noklusējuma iestatījumus Mem Timing cilne. • Uzlabotai dizaina apstiprināšanai ir jāievada parametri atbilstoši atmiņas ierīces datu lapai.
Kontrolieris	Iestatiet kontrollera parametrus atbilstoši vēlamajai atmiņas kontrollera konfigurācijai un darbībai.
Diagnostika	Varat izmantot parametrus uz Diagnostika cilni, lai palīdzētu pārbaudīt un atkļūdot atmiņas interfeisu.
Example Designs	The Example Designs cilne ļauj ģenerēt dizainu, piemēram,amples sintēzei un simulācijai. Ģenerētais dizains, piemample ir pilnīga EMIF sistēma, kas sastāv no EMIF IP un draivera, kas ģenerē nejaušu trafiku, lai apstiprinātu atmiņas saskarni.

Lai iegūtu detalizētu informāciju par atsevišķiem parametriem, skatiet atbilstošo atmiņas protokola nodaļu Intel Agilex FPGA IP lietotāja rokasgrāmatā Ārējās atmiņas saskarnes.

Sintezējamā EMIF dizaina ģenerēšana Example

Intel Agilex izstrādes komplektam pietiek atstāt lielāko daļu Intel Agilex EMIF IP iestatījumu to noklusējuma vērtībās. Lai ģenerētu sintezējamu dizainu, piemample, veiciet šīs darbības:

1. Uz Exampcilnē Designs, pārliecinieties, vai ir atzīmēta izvēles rūtiņa Sintēze.
   • Ja ieviešat vienu interfeisu, piemēram,ample dizains, konfigurējiet EMIF IP un noklikšķiniet File➤ Saglabāt, lai saglabātu pašreizējo iestatījumu lietotāja IP variantā file ( .ip).
     • Ja ieviešat bijušoampdizains ar vairākām saskarnēm, norādiet IP skaitu vajadzīgajam interfeisu skaitam. Varat redzēt kopējo EMIF ID skaitu, kas ir tāds pats kā atlasītajam IP skaitam. Veiciet šīs darbības, lai konfigurētu katru interfeisu:
   •  Atlasiet Cal-IP, lai norādītu interfeisa savienojumu ar kalibrēšanas IP.
   • Atbilstoši konfigurējiet EMIF IP visā Parametru redaktora cilnē.
   • Atgriezties pie Example Dizains un noklikšķiniet uz Capture uz vēlamā EMIF ID.
   • Atkārtojiet darbību no a līdz c visiem EMIF ID.
   • Varat noklikšķināt uz pogas Notīrīt, lai noņemtu uzņemtos parametrus, un atkārtot darbību no a līdz c, lai veiktu izmaiņas EMIF IP.
   • Noklikšķiniet File➤ Saglabāt, lai saglabātu pašreizējo iestatījumu lietotāja IP variantā file ( .ip).
2. Noklikšķiniet uz Ģenerēt Example Dizains loga augšējā labajā stūrī.
3. Norādiet direktoriju EMIF dizainam, piemēram,ample un noklikšķiniet uz Labi. Veiksmīga EMIF dizaina paaudze, piemample izveido sekojošo fileiestatīts qii direktorijā.
4. Noklikšķiniet File ➤ Iziet, lai izietu no IP Parameter Editor Pro loga. Sistēmā tiek prasīts: Pēdējās izmaiņas nav ģenerētas. Vai ģenerēt tagad? Noklikšķiniet uz Nē, lai turpinātu ar nākamo plūsmu.
5. Lai atvērtu bijušoample dizains, noklikšķiniet File ➤ Atveriet projektu un dodieties uz /ample_name>/qii/ed_synth.qpf un noklikšķiniet uz Atvērt.
   Piezīme: Informācijai par dizaina kompilēšanu un programmēšanu piemample, atsaukties uz
   Intel Agilex EMIF Design Ex kompilēšana un programmēšanaample.

4. attēls. Ģenerēts sintezējams dizains Piemample File Struktūra

Informāciju par sistēmas izveidi ar divām vai vairākām ārējām atmiņas saskarnēm skatiet sadaļā Dizaina eksemplāra izveideample ar vairākiem EMIF interfeisiem, Ārējās atmiņas saskarnes Intel Agilex FPGA IP lietotāja rokasgrāmatā. Informāciju par vairāku saskarņu atkļūdošanu skatiet Intel Agilex FPGA IP lietotāja rokasgrāmatas ārējās atmiņas saskarnes sadaļā EMIF rīkkopas iespējošana esošajā dizainā.

Piezīme: Ja neatzīmējat izvēles rūtiņu Simulācija vai Sintēze, mērķa direktorijā ir tikai Platform Designer dizains. files, kurus Intel Quartus Prime programmatūra nevar tieši kompilēt, bet jūs varat tos view vai rediģēt platformas noformētājā. Šādā situācijā varat palaist šādas komandas, lai ģenerētu sintēzi un simulāciju file komplekti.

• Lai izveidotu kompilējamu projektu, galamērķa direktorijā ir jāpalaiž quartus_sh -t make_qii_design.tclscript.
• Lai izveidotu simulācijas projektu, galamērķa direktorijā ir jāpalaiž skripts quartus_sh -t make_sim_design.tcl.

Piezīme: Ja esat izveidojis dizainu, piemample un pēc tam veiciet tajā izmaiņas parametru redaktorā, jums ir jāatjauno dizains example, lai redzētu, kā jūsu izmaiņas ir ieviestas. Jaunizveidotais dizains example nepārraksta esošo dizainu example files.

Izveidojot EMIF Design Example simulācijai

Intel Agilex izstrādes komplektam pietiek atstāt lielāko daļu Intel Agilex EMIF IP iestatījumu to noklusējuma vērtībās. Lai ģenerētu dizainu, piemampsimulācijai veiciet šīs darbības:

1. Uz Exampcilnē Designs, pārliecinieties, vai ir atzīmēta izvēles rūtiņa Simulācija. Izvēlieties arī nepieciešamo simulācijas HDL formātu, Verilog vai VHDL.
2. Konfigurējiet EMIF IP un noklikšķiniet uz File ➤ Saglabāt, lai saglabātu pašreizējo iestatījumu lietotāja IP variantā file ( .ip).
3. Noklikšķiniet uz Ģenerēt Example Dizains loga augšējā labajā stūrī.
4. Norādiet direktoriju EMIF dizainam, piemēram,ample un noklikšķiniet uz Labi. Veiksmīga EMIF dizaina paaudze, piemample rada vairākus file komplekti dažādiem atbalstītiem simulatoriem sim/ed_sim direktorijā.
5. Noklikšķiniet File ➤ Iziet, lai izietu no IP Parameter Editor Pro loga. Sistēmā tiek prasīts: Pēdējās izmaiņas nav ģenerētas. Vai ģenerēt tagad? Noklikšķiniet uz Nē, lai turpinātu ar nākamo plūsmu.

Ģenerēts simulācijas dizains, piemample File Struktūra

Piezīme: Ārējās atmiņas saskarnes Intel Agilex FPGA IP pašlaik atbalsta tikai VCS, ModelSim/QuestaSim un Xcelium simulatorus. Nākamajos laidienos tiek plānots papildu simulatora atbalsts.

Piezīme: Ja neatzīmējat izvēles rūtiņu Simulācija vai Sintēze, mērķa direktorijā ir tikai Platform Designer dizains. files, kurus Intel Quartus Prime programmatūra nevar tieši kompilēt, bet jūs varat tos view vai rediģēt platformas noformētājā. Šādā situācijā varat palaist šādas komandas, lai ģenerētu sintēzi un simulāciju file komplekti.

• Lai izveidotu kompilējamu projektu, galamērķa direktorijā ir jāpalaiž skripts quartus_sh -t make_qii_design.tcl.
• Lai izveidotu simulācijas projektu, galamērķa direktorijā ir jāpalaiž skripts quartus_sh -t make_sim_design.tcl.

Piezīme: Ja esat izveidojis dizainu, piemample un pēc tam veiciet tajā izmaiņas parametru redaktorā, jums ir jāatjauno dizains example, lai redzētu, kā jūsu izmaiņas ir ieviestas. Jaunizveidotais dizains example nepārraksta esošo dizainu example files.

Simulācija pret aparatūras ieviešanu
Ārējās atmiņas interfeisa simulācijai IP ģenerēšanas laikā cilnē Diagnostika varat izvēlēties izlaist kalibrēšanu vai pilnu kalibrēšanu.

EMIF simulācijas modeļi
Šajā tabulā ir salīdzināti izlaišanas kalibrēšanas un pilnas kalibrēšanas modeļu raksturlielumi.

2. tabula. EMIF simulācijas modeļi: Kalibrēšanas izlaišana pret pilnu kalibrēšanu

Izlaist kalibrēšanu	Pilna kalibrēšana
Sistēmas līmeņa simulācija, koncentrējoties uz lietotāja loģiku.	Atmiņas interfeisa simulācija, koncentrējoties uz kalibrēšanu.
Sīkāka informācija par kalibrēšanu netiek uztverta.	Uzņem visus stages kalibrēšanu.
Ir iespēja saglabāt un izgūt datus.	Ietver izlīdzināšanu, novirzīšanu pa bitiem utt.
Apzīmē precīzu efektivitāti.
Neuzskata dēļa šķībumu.

RTL simulācija pret aparatūras ieviešanu
Šajā tabulā ir izceltas galvenās atšķirības starp EMIF simulāciju un aparatūras ieviešanu.

3. tabula. EMIF RTL simulācija pret aparatūras ieviešanu

RTL simulācija	Aparatūras ieviešana
Nios® inicializācijas un kalibrēšanas kods tiek izpildīts paralēli.	Nios inicializācijas un kalibrēšanas kods tiek izpildīts secīgi.
Saskarnes vienlaikus nodrošina cal_done signālu simulācijā.	Fitter darbības nosaka kalibrēšanas secību, un saskarnes vienlaikus nenosaka cal_done.

Jums vajadzētu palaist RTL simulācijas, pamatojoties uz trafika modeļiem jūsu dizaina lietojumprogrammai. Ņemiet vērā, ka RTL simulācija nemodelē PCB izsekošanas aizkaves, kas var izraisīt latentuma neatbilstību starp RTL simulāciju un aparatūras ieviešanu.

 Ārējās atmiņas interfeisa IP imitēšana ar ModelSim
Šī procedūra parāda, kā simulēt EMIF dizainu, piemēram,ample.

1. Palaidiet programmatūru Mentor Graphics* ModelSim un atlasiet File ➤ Mainīt direktoriju. Pārejiet uz direktoriju sim/ed_sim/mentor ģenerētajā dizainā, piemēram,ample mape.
2. Pārbaudiet, vai ekrāna apakšā ir redzams atšifrējuma logs. Ja atšifrējuma logs nav redzams, parādiet to, noklikšķinot uz View ➤ Atšifrējums.
3. Atšifrējuma logā palaidiet avotu msim_setup.tcl.
4. Kad avota msim_setup.tcl darbība ir pabeigta, atšifrējuma logā palaidiet ld_debug.
5. Kad ld_debug beidz darboties, pārbaudiet, vai tiek parādīts logs Objects. Ja objektu logs nav redzams, parādiet to, noklikšķinot View ➤ Objekti.
6. Logā Objekti atlasiet signālus, kurus vēlaties simulēt, ar peles labo pogu noklikšķinot un atlasot Pievienot vilni.
7. Kad esat pabeidzis signālu atlasi simulācijai, logā Transkripts izpildiet run -all. Simulācija turpinās, līdz tā ir pabeigta.
8. Ja simulācija nav redzama, noklikšķiniet uz View ➤ Vilnis.

Pin izvietojums Intel Agilex EMIF IP
Šajā tēmā ir sniegti norādījumi par piespraudes izvietošanu.

Beigāsview
Intel Agilex FPGA ir šāda struktūra:

• Katrā ierīcē ir līdz 8 I/O bankām.
• Katrā I/O bankā ir 2 apakš-I/O bankas.
• Katrā apakš-I/O bankā ir 4 joslas.
• Katrā joslā ir 12 vispārējas nozīmes I/O (GPIO) tapas.

Vispārīgas piespraudes vadlīnijas
Tālāk ir sniegtas vispārīgas piespraudes vadlīnijas.

Piezīme: Lai iegūtu sīkāku informāciju par tapām, skatiet Intel Agilex FPGA EMIF IP pin un resursu plānošanas sadaļu jūsu ārējās atmiņas protokola protokolam paredzētajā sadaļā Ārējās atmiņas saskarnes Intel Agilex FPGA IP lietotāja rokasgrāmatā.

• Pārliecinieties, vai attiecīgā ārējās atmiņas interfeisa tapas atrodas tajā pašā I/O rindā.
• Saskarnēm, kas aptver vairākas bankas, jāatbilst šādām prasībām:
  •  Bankām jābūt blakus viena otrai. Informāciju par blakus esošajām bankām skatiet tēmā EMIF arhitektūra: I/O banka Intel Agilex FPGA IP lietotāja rokasgrāmatā Ārējās atmiņas saskarnes.
•  Visām adresēm, komandām un saistītajām tapām ir jāatrodas vienā apakšbankā.
• Adreses, komandu un datu tapas var koplietot apakšbanku šādos apstākļos:
  • Adreses, komandu un datu tapas nevar koplietot I/O joslu.
  • Tikai neizmantotā I/O joslā adreses un komandu bankā var būt datu tapas.

4. tabula. Vispārīgi tapu ierobežojumi

Signāla veids	Ierobežojums
Datu stroboskops	Visiem signāliem, kas pieder DQ grupai, jāatrodas tajā pašā I/O joslā.
Dati	Saistītajām DQ tapām ir jāatrodas tajā pašā I/O joslā. Protokoliem, kas neatbalsta divvirzienu datu līnijas, lasīšanas signāli ir jāgrupē atsevišķi no rakstīšanas signāliem.
Adrese un komanda	Adrešu un komandu tapām ir jāatrodas iepriekš noteiktās vietās I/O apakšbankā.

Piezīme: Lai iegūtu sīkāku informāciju par tapām, skatiet Intel Agilex FPGA EMIF IP pin un resursu plānošanas sadaļu jūsu ārējās atmiņas protokola protokolam paredzētajā sadaļā Ārējās atmiņas saskarnes Intel Agilex FPGA IP lietotāja rokasgrāmatā.

• Pārliecinieties, vai attiecīgā ārējās atmiņas interfeisa tapas atrodas tajā pašā I/O rindā.
• Saskarnēm, kas aptver vairākas bankas, jāatbilst šādām prasībām:
  • Bankām jābūt blakus viena otrai. Informāciju par blakus esošajām bankām skatiet tēmā EMIF arhitektūra: I/O banka Intel Agilex FPGA IP lietotāja rokasgrāmatā Ārējās atmiņas saskarnes.
• Visām adresēm, komandām un saistītajām tapām ir jāatrodas vienā apakšbankā.
• Adreses, komandu un datu tapas var koplietot apakšbanku šādos apstākļos:
  • Adreses, komandu un datu tapas nevar koplietot I/O joslu.
  • Tikai neizmantotā I/O joslā adreses un komandu bankā var būt datu tapas.

Dizaina Ex ģenerēšanaample ar TG konfigurācijas opciju

Ģenerētais EMIF dizains, piemample ietver satiksmes ģeneratora bloku (TG). Pēc noklusējuma dizains piemample izmanto vienkāršu TG bloku (altera_tg_avl), kuru var atiestatīt tikai, lai atkārtoti palaistu cieti kodētu trafika modeli. Ja nepieciešams, varat tā vietā iespējot konfigurējamu trafika ģeneratoru (TG2). Konfigurējamajā satiksmes ģeneratorā (TG2) (altera_tg_avl_2) varat konfigurēt satiksmes modeli reāllaikā, izmantojot vadības reģistrus, kas nozīmē, ka jums nav atkārtoti jākompilē dizains, lai mainītu vai atkārtoti palaistu satiksmes modeli. Šis trafika ģenerators nodrošina precīzu trafika veida kontroli, ko tas sūta EMIF vadības saskarnē. Turklāt tas nodrošina statusa reģistrus, kas satur detalizētu informāciju par kļūmēm.

Trafika ģeneratora iespējošana dizainā Example

Konfigurējamo trafika ģeneratoru var iespējot EMIF parametru redaktora cilnē Diagnostika. Lai iespējotu konfigurējamo trafika ģeneratoru, cilnē Diagnostika ieslēdziet opciju Lietot konfigurējamo Avalon satiksmes ģeneratoru 2.0.

6. attēls.

• Varat izvēlēties atspējot noklusējuma satiksmes modeli stage vai lietotāja konfigurētā trafika stage, bet jums ir jābūt vismaz vienam stage iespējots. Lai iegūtu informāciju par šiem stages, skatiet sadaļu Noklusējuma trafika modelis un lietotāja konfigurēts trafika modelis ārējās atmiņas saskarnes Intel Agilex FPGA IP lietotāja rokasgrāmatā.
• TG2 testa ilguma parametrs attiecas tikai uz noklusējuma trafika modeli. Varat izvēlēties testa ilgumu: īss, vidējs vai bezgalīgs.
• TG2 konfigurācijas interfeisa režīma parametram varat izvēlēties vienu no divām vērtībām:
  • JTAG: Ļauj izmantot GUI sistēmas konsolē. Lai iegūtu papildinformāciju, skatiet sadaļu Traffic Generator Configuration Interface Intel Agilex FPGA IP lietotāja rokasgrāmatā Ārējās atmiņas saskarnes.
  • Eksportēt: Ļauj izmantot pielāgotu RTL loģiku, lai kontrolētu trafika modeli.

Izmantojot Design Example ar EMIF atkļūdošanas rīkkopu

Pirms EMIF atkļūdošanas rīkkopas palaišanas pārliecinieties, vai esat konfigurējis ierīci ar programmēšanu file kurā ir iespējots EMIF atkļūdošanas rīkkopa. Lai palaistu EMIF atkļūdošanas rīkkopu, veiciet šīs darbības:

1. Programmatūrā Intel Quartus Prime atveriet sistēmas konsoli, atlasot Rīki ➤ Sistēmas atkļūdošanas rīki ➤ Sistēmas konsole.
2. [Izlaidiet šo darbību, ja jūsu projekts jau ir atvērts programmatūrā Intel Quartus Prime.] Sistēmas konsolē ielādējiet SRAM objektu. file (.sof), ar kuru jūs programmējāt plati (kā aprakstīts Intel Agilex FPGA IP lietotāja rokasgrāmatas sadaļā Priekšnosacījumi EMIF atkļūdošanas rīkkopas izmantošanai).
3. Atlasiet gadījumus, lai atkļūdotu.
4. Atlasiet EMIF kalibrēšanas atkļūdošanas rīkkopu EMIF kalibrēšanas atkļūdošanai, kā aprakstīts sadaļā Dizaina eksemplāra ģenerēšana.ample ar kalibrēšanas atkļūdošanas opciju. Varat arī atlasīt EMIF TG konfigurācijas rīkkopu trafika ģeneratora atkļūdošanai, kā aprakstīts sadaļā Dizaina eksemplāra ģenerēšana.ample ar TG konfigurācijas opciju.
5. Noklikšķiniet uz Open Toolkit, lai atvērtu galveno view no EMIF atkļūdošanas rīkkopas.
6. Ja ieprogrammētajā dizainā ir vairāki EMIF gadījumi, atlasiet kolonnu (ceļš uz JTAG master) un EMIF instances atmiņas interfeisa ID, kuram jāaktivizē rīkkopa.
7. Noklikšķiniet uz Aktivizēt saskarni, lai ļautu rīku komplektam nolasīt interfeisa parametrus un kalibrēšanas statusu.
8. Vienlaicīgi ir jāatkļūdo viens interfeiss; tāpēc, lai izveidotu savienojumu ar citu saskarni dizainā, vispirms ir jādeaktivizē pašreizējā saskarne.

Tālāk ir norādīti exampEMIF kalibrēšanas atkļūdošanas rīkkopas un EMIF TG konfigurācijas rīkkopas atskaites: attiecīgi.

Piezīme: Sīkāku informāciju par kalibrēšanas atkļūdošanu skatiet Intel Agilex FPGA IP lietotāja rokasgrāmatas ārējās atmiņas saskarnes sadaļu Atkļūdošana, izmantojot ārējās atmiņas interfeisa atkļūdošanas rīkkopu.

Piezīme: Sīkāku informāciju par trafika ģeneratora atkļūdošanu skatiet sadaļā Traffic Generator Configuration User Interface Intel Agilex FPGA IP lietotāja rokasgrāmatā Ārējās atmiņas saskarnes.

Dizains Piemample Apraksts Ārējās atmiņas interfeisiem Intel Agilex FPGA IP

Kad jūs parametrizējat un ģenerējat savu EMIF IP, varat norādīt, ka sistēma izveido direktorijus simulācijai un sintēzei file komplekti un ģenerēt file iestata automātiski. Ja sadaļā Piem., atlasāt Simulāciju vai Sintēziample dizains Files uz Example Designs, sistēma izveido pilnīgu simulāciju file komplekts vai pilnīga sintēze file komplektu atbilstoši jūsu izvēlei.

Sintēzes dizains Piemample
Sintēzes dizains, piemample satur galvenos blokus, kas parādīti attēlā zemāk.

• Satiksmes ģenerators, kas ir sintezējams Avalon®-MM example draiveris, kas ievieš pseidogadījuma raksturu lasīšanai un rakstīšanai uz parametrizētu adrešu skaitu. Datplūsmas ģenerators arī uzrauga no atmiņas nolasītos datus, lai nodrošinātu, ka tie atbilst rakstītajiem datiem, un apstiprina kļūmi pretējā gadījumā.
• Atmiņas interfeisa gadījums, kas ietver:
  • Atmiņas kontrolleris, kas regulē starp Avalon-MM saskarni un AFI interfeisu.
  • PHY, kas kalpo kā interfeiss starp atmiņas kontrolieri un ārējām atmiņas ierīcēm, lai veiktu lasīšanas un rakstīšanas darbības.

7. attēls. Sintēzes dizains Piemample

Piezīme: Ja vienam vai vairākiem PLL koplietošanas režīma, DLL koplietošanas režīma vai OCT koplietošanas režīma parametriem ir iestatīta vērtība, kas nav koplietošana, sintēzes dizains, piemēram,ample saturēs divus trafika ģeneratora/atmiņas interfeisa gadījumus. Abi trafika ģeneratora/atmiņas saskarnes gadījumi ir saistīti tikai ar koplietotiem PLL/DLL/OCT savienojumiem, kā noteikts parametru iestatījumos. Satiksmes ģeneratora/atmiņas saskarnes gadījumi parāda, kā jūs varat izveidot šādus savienojumus savos projektos.

Simulācijas dizains Piemample
Simulācijas dizains, piemample satur galvenos blokus, kas parādīti nākamajā attēlā.

• Sintēzes dizaina piemērs, piemample. Kā aprakstīts iepriekšējā sadaļā, sintēzes dizains example satur satiksmes ģeneratoru, kalibrēšanas komponentu un atmiņas saskarnes gadījumu. Šie bloki pēc noklusējuma izmanto abstraktus simulācijas modeļus, ja tas ir nepieciešams ātrai simulācijai.
• Atmiņas modelis, kas darbojas kā vispārējs modelis, kas atbilst atmiņas protokola specifikācijām. Bieži vien atmiņas pārdevēji saviem īpašajiem atmiņas komponentiem piedāvā simulācijas modeļus, kurus varat lejupielādēt no viņu vietnes webvietnes.
• Statusa pārbaudītājs, kas uzrauga statusa signālus no ārējās atmiņas interfeisa IP un trafika ģeneratora, lai signalizētu par vispārēju apstiprinājuma vai neveiksmes stāvokli.

10. attēls. Simulācijas dizains Piemample

Example Designs Interface Tab
Parametru redaktorā ir iekļauts Example Designs cilne, kas ļauj parametrizēt un ģenerēt savu dizainu examples.

Ārējās atmiņas saskarnes Intel Agilex FPGA IP Design Example User Guide Archives

IP versijas ir tādas pašas kā Intel Quartus Prime Design Suite programmatūras versijas līdz pat v19.1. No Intel Quartus Prime Design Suite programmatūras versijas 19.2 vai jaunākas versijas IP ir jauna IP versiju noteikšanas shēma. Ja IP kodola versija nav norādīta sarakstā, ir spēkā iepriekšējās IP pamata versijas lietotāja rokasgrāmata.

IP pamata versija	Lietotāja rokasgrāmata
2.4.0	Ārējās atmiņas saskarnes Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0	Ārējās atmiņas saskarnes Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0	Ārējās atmiņas saskarnes Intel Agilex FPGA IP Design Example User Guide Archives
2.1.0	Ārējās atmiņas saskarnes Intel Agilex FPGA IP Design Example User Guide Archives
19.3	Ārējās atmiņas saskarnes Intel Agilex FPGA IP Design Example User Guide Archives

Dokumentu pārskatīšanas vēsture ārējās atmiņas saskarnēm Intel Agilex FPGA IP Design Example Lietotāja rokasgrāmata

Dokumenta versija	Intel Quartus Prime versija	IP versija	Izmaiņas
2021.06.21	21.2	2.4.2	In Dizains Piemample Quick Start nodaļa: • Pievienota piezīme Intel Agilex EMIF Design Ex kompilēšana un programmēšanaample tēmu. • Mainīts nosaukums Dizaina Ex ģenerēšanaample ar kalibrēšanas atkļūdošanas opciju tēmu. • Pievienots Dizaina Ex ģenerēšanaample ar TG konfigurācijas opciju un Trafika ģeneratora iespējošana dizainā Example tēmas. • Pārveidota 2., 3. un 4. darbība, atjaunināti vairāki attēli un pievienota piezīme Izmantojot Design Example ar EMIF atkļūdošanas rīkkopu tēmu.
2021.03.29	21.1	2.4.0	In Dizains Piemample Quick Start nodaļa: • Pievienota piezīme Sintezējamā EMIF dizaina ģenerēšana Example un Izveidojot EMIF Design Example simulācijai tēmas. • Atjaunināts File Struktūras diagramma Izveidojot EMIF Design Example simulācijai tēmu.
2020.12.14	20.4	2.3.0	In Dizains Piemample Quick Start nodaļā, veica šādas izmaiņas: • Atjaunināts Sintezējamā EMIF dizaina ģenerēšana Example tēmu, lai iekļautu vairāku EMIF dizainus. • Atjaunināts 3. darbības skaitlis Izveidojot EMIF Design Example simulācijai tēmu.
2020.10.05	20.3	2.3.0	In Dizains Piemample Īsā sākuma rokasgrāmata nodaļā, veica šādas izmaiņas: • Iekš EMIF projekta izveide, atjaunināja attēlu 6. darbībā. • Iekš Sintezējamā EMIF dizaina ģenerēšana Example, atjaunināja attēlu 3. darbībā. • Iekš Izveidojot EMIF Design Example simulācijai, atjaunināja attēlu 3. darbībā. • Iekš Simulācija pret aparatūras ieviešanu, izlaboja nelielu drukas kļūdu otrajā tabulā. • Iekš Izmantojot Design Example ar EMIF atkļūdošanas rīkkopu, pārveidota 6. darbība, pievienota 7. un 8. darbība.
turpinājums…

Dokumenta versija	Intel Quartus Prime versija	IP versija	Izmaiņas
2020.04.13	20.1	2.1.0	• Iekš Par nodaļā, mainīja tabulu Izlaiduma informācija tēmu. • Iekš Dizains Piemample Īsā sākuma rokasgrāmata nodaļa: — Modificēta 7. darbība un saistītais attēls Sintezējamā EMIF dizaina ģenerēšana Example tēmu. — pārveidots Dizaina Ex ģenerēšanaample ar atkļūdošanas opciju tēmu. — pārveidots Izmantojot Design Example ar EMIF atkļūdošanas rīkkopu tēmu.
2019.12.16	19.4	2.0.0	• Iekš Dizains Piemample Quick Start nodaļa: — Atjaunināta ilustrācija 6. darbībā EMIF projekta izveide tēmu. — Atjaunināta ilustrācija 4. darbībā Sintezējamā EMIF dizaina ģenerēšana Example tēmu. — Atjaunināta ilustrācija 4. darbībā Izveidojot EMIF Design Example simulācijai tēmu. — grozīta 5. darbība Izveidojot EMIF Design Example simulācijai tēmu. — pārveidots Vispārīgas piespraudes vadlīnijas un Blakus esošās bankas sadaļas Pin izvietojums Intel Agilex EMIF IP tēmu.
2019.10.18	19.3		• Iekš EMIF projekta izveide tēmu, atjaunināja attēlu ar 6. punktu. • Iekš EMIF IP ģenerēšana un konfigurēšana tēmu, atjaunināja attēlu ar 1. darbību. • Tabulā Intel Agilex EMIF parametru redaktora vadlīnijas tēma, mainīja aprakstu Valde cilne. • Iekš Sintezējamā EMIF dizaina ģenerēšana Example un Izveidojot EMIF Design Example simulācijai tēmas, atjaunināja attēlu katras tēmas 3. darbībā. • Iekš Izveidojot EMIF Design Example simulācijai tēma, atjaunināta Ģenerēts simulācijas dizains, piemample File Struktūra attēlā un mainīja piezīmi, kas seko attēlam. • Iekš Sintezējamā EMIF dizaina ģenerēšana Example tēmu, pievienoja soli un skaitli vairākām saskarnēm.
2019.07.31	19.2	1.2.0	• Pievienots Par ārējās atmiņas interfeisiem Intel Agilex FPGA IP nodaļu un izlaiduma informāciju. • Atjaunināti datumi un versiju numuri. • Nelieli uzlabojumi Sintēzes dizains Piemample attēlā Sintēzes dizains Piemample tēmu.
2019.04.02	19.1		• Sākotnējā izlaišana.

Dokumentu pārskatīšanas vēsture ārējās atmiņas saskarnēm Intel Agilex FPGA IP Design Example Lietotāja rokasgrāmata

Dokumenti / Resursi

Intel UG-20219 ārējās atmiņas saskarnes Intel Agilex FPGA IP Design Example [pdfLietotāja rokasgrāmata UG-20219 ārējās atmiņas saskarnes Intel Agilex FPGA IP Design Example, UG-20219, ārējās atmiņas saskarnes Intel Agilex FPGA IP Design Example, Interfeisi Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Atsauces

• Lietotāja rokasgrāmata