UG-20219 Надворешни мемориски интерфејси Intel Agilex FPGA IP Design Example
За надворешните мемориски интерфејси Intel® Agilexâ„¢ FPGA IP
Информации за издавање
IP верзиите се исти како верзиите на софтверот Intel® Quartus® Prime Design Suite до v19.1. Од верзијата 19.2 или понова на софтверот Intel Quartus Prime Design Suite, јадрата на IP имаат нова шема за верзии на IP. Бројот на шемата за верзија на IP (XYZ) се менува од една во друга верзија на софтверот. Промена во:
- X означува голема ревизија на IP. Ако го ажурирате софтверот Intel Quartus Prime, мора да ја регенерирате IP-адресата.
- Y покажува дека IP вклучува нови функции. Регенерирајте ја вашата IP адреса за да ги вклучите овие нови функции.
- Z покажува дека IP вклучува мали промени. Регенерирајте ја вашата IP адреса за да ги вклучите овие промени.
Ставка Опис IP верзија 2.4.2 Intel Quartus Prime 21.2 Датум на издавање 2021.06.21
Дизајн ПрampВодич за брз почеток за надворешни мемориски интерфејси Intel Agilex™ FPGA IP
Автоматизиран дизајн на прampLe flow е достапен за интерфејсите за надворешна меморија Intel Agilex™. The Generate Exampле Копче Дизајни на Прample Дизајни табот ви овозможува да го наведете и генерирате дизајнот за синтеза и симулација на прample file сетови кои можете да ги користите за да ја потврдите вашата EMIF IP. Можете да генерирате дизајн на прampшто одговара на комплетот за развој на Intel FPGA или за која било ИП EMIF што ќе ја генерирате. Можете да го користите дизајнот прampза да помогне во вашата евалуација или како почетна точка за вашиот сопствен систем.
Општ дизајн Прample Работни текови
Креирање на проект EMIF
За тој софтвер Intel Quartus Prime верзија 17.1 и понова, мора да креирате проект Intel Quartus Prime пред да генерирате EMIF IP и дизајн ексampле.
- Стартувајте го софтверот Intel Quartus Prime и изберете File ➤ Волшебник за нов проект. Кликнете Следно. Дизајн ПрampВодич за брз почеток за надворешни мемориски интерфејси Intel Agilex™ FPGA IP
- Наведете директориум ( ), име за проектот Intel Quartus Prime ( ), и име на дизајнерски ентитет од највисоко ниво ( ) што сакате да го создадете. Кликнете Следно.
- Потврдете дека е избран Празен проект. Кликнете Следно два пати.
- Под Семејство, изберете Intel Agilex.
- Под филтерот за име, напишете го бројот на делот на уредот.
- Под Достапни уреди, изберете го соодветниот уред.
- Кликнете на Заврши.
Генерирање и конфигурирање на EMIF IP
Следниве чекори илустрираат како да генерирате и конфигурирате EMIF IP. Овој преглед создава интерфејс DDR4, но чекорите се слични за другите протоколи. (Овие чекори го следат протокот на IP каталог (самостојна); ако наместо тоа изберете да го користите протокот на Платформа Дизајнер (систем), чекорите се слични.)
- Во прозорецот на IP каталог, изберете External Memory Interfaces Intel Agilex FPGA IP. (Ако прозорецот IP Catalog не е видлив, изберете View ➤ IP каталог.)
- Во уредувачот на IP параметри, наведете име на ентитет за EMIF IP (името што го давате овде станува file име за IP) и наведете директориум. Кликнете на Креирај.
- Уредувачот на параметри има повеќе јазичиња каде што мора да ги конфигурирате параметрите за да ја одразуваат вашата имплементација на EMIF.
Упатства за уредувач на параметри на Intel Agilex EMIF
Оваа тема обезбедува насоки на високо ниво за параметризирање на јазичињата во уредувачот на параметрите на Intel Agilex EMIF IP.
Табела 1. Упатства за уредувач на параметри EMIF
| Таб за уредувач на параметри | Насоки |
| Општо | Уверете се дека следните параметри се внесени правилно:
• Оценка за брзина за уредот. • Фреквенцијата на меморискиот часовник. • Референтната фреквенција на часовникот PLL. |
| Меморија | • Погледнете го листот со податоци за вашиот мемориски уред за да ги внесете параметрите на Меморија таб.
• Треба да внесете и одредена локација за пинот ALERT#. (Важи само за протоколот за меморија DDR4.) |
| Мем I/O | • За првични истраги на проектот, можете да ги користите стандардните поставки на
Мем I/O таб. • За напредна валидација на дизајнот, треба да извршите симулација на таблата за да извлечете оптимални поставки за завршување. |
| FPGA I/O | • За првични истраги на проектот, можете да ги користите стандардните поставки на
FPGA I/O таб. • За напредна валидација на дизајнот, треба да извршите симулација на табла со поврзани модели на IBIS за да изберете соодветни I/O стандарди. |
| Мем Тајминг | • За првични истраги на проектот, можете да ги користите стандардните поставки на
Мем Тајминг таб. • За напредна валидација на дизајнот, треба да внесете параметри според листот со податоци на вашиот мемориски уред. |
| Контролор | Поставете ги параметрите на контролорот според саканата конфигурација и однесување за вашиот мемориски контролер. |
| Дијагностика | Можете да ги користите параметрите на Дијагностика таб за помош при тестирање и дебагирање на меморискиот интерфејс. |
| Exampле Дизајни | На Exampле Дизајни табот ви овозможува да генерирате дизајн на прamples за синтеза и за симулација. Генерираниот дизајн прample е комплетен EMIF систем кој се состои од EMIF IP и драјвер кој генерира случаен сообраќај за да го потврди меморискиот интерфејс. |
За подетални информации за поединечните параметри, погледнете го соодветното поглавје за вашиот мемориски протокол во Упатството за корисникот за надворешни мемориски интерфејси Intel Agilex FPGA IP.
Генерирање на синтетизирачки EMIF дизајн Прample
За комплетот за развој на Intel Agilex, доволно е да ги оставите повеќето од поставките на Intel Agilex EMIF IP на нивните стандардни вредности. За генерирање на дизајнот што може да се синтетизира прampле, следете ги овие чекори:
- На прampво картичката Дизајни, проверете дали е означено полето Синтеза.
- Ако имплементирате единечен интерфејс прampдизајнирајте, конфигурирајте ја EMIF IP и кликнете File➤ Зачувај за да ја зачувате тековната поставка во варијацијата на IP на корисникот file ( .ip).
- Ако спроведувате ексampЗа дизајн со повеќе интерфејси, наведете Број на IP до саканиот број интерфејси. Можете да го видите вкупниот број на EMIF ID како и избраниот Број на IP адреси. Следете ги овие чекори за да го конфигурирате секој интерфејс:
- Изберете Cal-IP за да го одредите поврзувањето на интерфејсот со IP-а за калибрација.
- Соодветно конфигурирајте ја IP-адресата на EMIF во сите табулатори за уредувач на параметри.
- Врати се на Прampго ливчето Дизајн и кликнете на Снимање на саканиот EMIF ID.
- Повторете ги чекорите од а до в за сите EMIF ID.
- Може да кликнете на копчето Clear за да ги отстраните снимените параметри и да го повторите чекорот од a до c за да направите промени на EMIF IP.
- Кликнете File➤ Зачувај за да ја зачувате тековната поставка во варијацијата на IP на корисникот file ( .ip).
- Ако имплементирате единечен интерфејс прampдизајнирајте, конфигурирајте ја EMIF IP и кликнете File➤ Зачувај за да ја зачувате тековната поставка во варијацијата на IP на корисникот file ( .ip).
- Кликнете Generate Example Дизајн во горниот десен агол на прозорецот.
- Наведете директориум за дизајнот EMIF на прampи кликнете OK. Успешна генерација на дизајнот EMIF прample го создава следново fileпоставено под qii директориум.
- Кликнете File ➤ Излезете за да излезете од прозорецот IP Parameter Editor Pro. Системот прашува, Неодамнешните промени не се генерирани. Да се генерира сега? Кликнете Не за да продолжите со следниот тек.
- Да се отвори ексampза дизајн, кликнете File ➤ Отворете го проектот и одете до /ample_name>/qii/ed_synth.qpf и кликнете Отвори.
Забелешка: За информации за составување и програмирање на дизајнот прampле, се однесуваат на
Составување и програмирање на Intel Agilex EMIF Design Exampле.
Слика 4. Генериран дизајн што може да се синтетизира Прample File Структура
За информации за конструирање систем со два или повеќе надворешни мемориски интерфејси, погледнете во Креирање дизајн Прampсо повеќекратни EMIF интерфејси, во Упатството за корисникот на интерфејсите за надворешна меморија Intel Agilex FPGA IP. За информации за дебагирање на повеќе интерфејси, погледнете во Овозможување на EMIF Toolkit во постоечки дизајн, во Упатството за корисникот на интерфејси за надворешна меморија Intel Agilex FPGA IP.
Забелешка: Ако не го изберете полето за избор Симулација или Синтеза, директориумот за дестинации содржи само дизајн на дизајнер на платформа files, кои не се компајлираат директно од софтверот Intel Quartus Prime, но кои можете view или уредете во дизајнерот на платформата. Во оваа ситуација, можете да ги извршите следните команди за да генерирате синтеза и симулација file множества.
- За да креирате проект кој може да се компајлира, мора да го извршите quartus_sh -t make_qii_design.tclscript во директориумот за дестинации.
- За да креирате проект за симулација, мора да ја извршите скриптата quartus_sh -t make_sim_design.tcl во дестинацискиот директориум.
Забелешка: Ако сте генерирале дизајн на прample и потоа направете промени во него во уредувачот на параметри, мора да го регенерирате дизајнот прampза да ги видите имплементираните вашите промени. Новогенерираниот дизајн прampне го препишува постоечкиот дизајн на прample files.
Генерирање на EMIF дизајн Прample за Симулација
За комплетот за развој на Intel Agilex, доволно е да ги оставите повеќето од поставките на Intel Agilex EMIF IP на нивните стандардни вредности. За генерирање на дизајнот прampЗа симулација, следете ги овие чекори:
- На прampВо табот Дизајни, проверете дали е штиклирано полето Симулација. Исто така, изберете го бараниот формат за симулација HDL, или Verilog или VHDL.
- Конфигурирајте ја EMIF IP и кликнете File ➤ Зачувај за да ја зачувате тековната поставка во варијацијата на IP на корисникот file ( .ip).
- Кликнете Generate Example Дизајн во горниот десен агол на прозорецот.
- Наведете директориум за дизајнот EMIF на прampи кликнете OK. Успешна генерација на дизајнот EMIF прample создава повеќекратни file сетови за различни поддржани симулатори, под директориум sim/ed_sim.
- Кликнете File ➤ Излезете за да излезете од прозорецот IP Parameter Editor Pro. Системот прашува, Неодамнешните промени не се генерирани. Да се генерира сега? Кликнете Не за да продолжите со следниот тек.
Генериран дизајн за симулација Прample File Структура
Забелешка: Интерфејсите за надворешна меморија Intel Agilex FPGA IP моментално ги поддржува само симулаторите VCS, ModelSim/QuestaSim и Xcelium. Во идните изданија се планира дополнителна поддршка за симулатор.
Забелешка: Ако не го изберете полето за избор Симулација или Синтеза, директориумот за дестинации содржи само дизајн на дизајнер на платформа files, кои не се компајлираат директно од софтверот Intel Quartus Prime, но кои можете view или уредете во дизајнерот на платформата. Во оваа ситуација, можете да ги извршите следните команди за да генерирате синтеза и симулација file множества.
- За да креирате проект што може да се компајлира, мора да ја извршите скриптата quartus_sh -t make_qii_design.tcl во дестинацискиот директориум.
- За да креирате проект за симулација, мора да ја извршите скриптата quartus_sh -t make_sim_design.tcl во дестинацискиот директориум.
Забелешка: Ако сте генерирале дизајн на прample и потоа направете промени во него во уредувачот на параметри, мора да го регенерирате дизајнот прampза да ги видите имплементираните вашите промени. Новогенерираниот дизајн прampне го препишува постоечкиот дизајн на прample files.
Симулација наспроти имплементација на хардвер
За симулација на интерфејс за надворешна меморија, можете да изберете или прескокнување калибрација или целосна калибрација на картичката Дијагностика за време на генерирањето IP.
Модели за симулација на EMIF
Оваа табела ги споредува карактеристиките на моделите за калибрација со прескокнување и целосна калибрација.
Табела 2. Модели за симулација на EMIF: Прескокнување на калибрација наспроти целосна калибрација
| Прескокнете ја калибрацијата | Целосна калибрација |
| Симулација на ниво на систем фокусирана на корисничка логика. | Симулација на мемориски интерфејс фокусирана на калибрација. |
| Деталите за калибрацијата не се заробени. | Ги доловува сите сtages на калибрација. |
| Има можност за складирање и преземање податоци. | Вклучува израмнување, побитна дескрипција, итн. |
| Претставува точна ефикасност. | |
| Не го зема предвид искривувањето на таблата. | |
RTL симулација наспроти имплементација на хардвер
Оваа табела ги истакнува клучните разлики помеѓу симулацијата на EMIF и имплементацијата на хардверот.
Табела 3. Симулација на EMIF RTL наспроти имплементација на хардвер
| RTL Симулација | Хардверска имплементација |
| Nios® иницијализацијата и кодот за калибрација се извршуваат паралелно. | Nios иницијализацијата и кодот за калибрација се извршуваат последователно. |
| Интерфејсите го потврдуваат сигналот cal_done истовремено при симулација. | Операциите за фитер го одредуваат редоследот на калибрација, а интерфејсите не го потврдуваат cal_done истовремено. |
Треба да извршите RTL симулации врз основа на сообраќајни обрасци за апликацијата на вашиот дизајн. Имајте предвид дека RTL симулацијата не моделира доцнења во трага на PCB што може да предизвика несовпаѓање во латентноста помеѓу RTL симулацијата и имплементацијата на хардверот.
Симулирање на IP интерфејс за надворешна меморија со ModelSim
Оваа постапка покажува како да се симулира дизајнот на EMIF прampле.
- Стартувајте го софтверот Mentor Graphics* ModelSim и изберете File ➤ Променете го директориумот. Одете до директориумот sim/ed_sim/mentor во рамките на генерираниот дизајн на прampпапката le.
- Потврдете дека прозорецот за препис е прикажан на дното на екранот. Ако прозорецот Транскрипт не е видлив, прикажете го со кликнување View ➤ Препис.
- Во прозорецот Транскрипт, стартувајте го изворот msim_setup.tcl.
- Откако изворот msim_setup.tcl ќе заврши со работа, стартувајте го ld_debug во прозорецот за препис.
- Откако ld_debug ќе заврши со работа, проверете дали е прикажан прозорецот Objects. Ако прозорецот Објекти не е видлив, прикажете го со кликнување View ➤ Предмети.
- Во прозорецот Објекти, изберете ги сигналите што сакате да ги симулирате со десен клик и избирање Додај бран.
- Откако ќе завршите со избирање на сигналите за симулација, извршете run -all во прозорецот Transcript. Симулацијата работи додека не се заврши.
- Ако симулацијата не е видлива, кликнете View ➤ Бран.
Поставување пинови за IP IP на Intel Agilex EMIF
Оваа тема дава упатства за поставување на пиновите.
Во текот наview
Intel Agilex FPGA ја имаат следнава структура:
- Секој уред содржи до 8 I/O банки.
- Секоја I/O банка содржи 2 под-I/O банки.
- Секоја под-I/O банка содржи 4 ленти.
- Секоја лента содржи 12 I/O (GPIO) пинови за општа намена.
Општи упатства за пинови
Следниве се општи упатства за иглички.
Забелешка: За подетални информации за пиновите, погледнете го делот Intel Agilex FPGA EMIF IP пин и планирање ресурси во поглавјето специфични за протоколот за вашиот протокол за надворешна меморија, во Упатството за корисникот на интерфејси за надворешна меморија Intel Agilex FPGA IP.
- Осигурете се дека пиновите за даден интерфејс за надворешна меморија се наоѓаат во истиот I/O ред.
- Интерфејсите што опфаќаат повеќе банки мора да ги исполнуваат следниве барања:
- Банките мора да бидат соседни една до друга. За информации за соседните банки, погледнете ја темата EMIF Architecture: I/O Bank во Надворешните мемориски интерфејси Intel Agilex FPGA IP User Guide.
- Сите адреси и команди и поврзаните пинови мора да бидат во една подбанка.
- Пиновите за адреси и команди и податоци може да споделуваат подбанка под следниве услови:
- Пиновите за адреси и команди и податоци не можат да споделуваат лента за влез/излез.
- Само неискористена лента за влез/излез во адресата и командната банка може да содржи пинови за податоци.
Табела 4. Општи ограничувања на пиновите
| Тип на сигнал | Ограничување |
| Data Strobe | Сите сигнали кои припаѓаат на DQ група мора да бидат во истата I/O лента. |
| Податоци | Поврзани DQ пинови мора да се наоѓаат во истата I/O лента. За протоколи кои не поддржуваат двонасочни податочни линии, сигналите за читање треба да се групираат одделно од сигналите за запишување. |
| Адреса и команда | Пиновите за адреса и команди мора да се наоѓаат на предефинирани локации во рамките на I/O под-банка. |
Забелешка: За подетални информации за пиновите, погледнете го делот Intel Agilex FPGA EMIF IP пин и планирање ресурси во поглавјето специфични за протоколот за вашиот протокол за надворешна меморија, во Упатството за корисникот на интерфејси за надворешна меморија Intel Agilex FPGA IP.
- Осигурете се дека пиновите за даден интерфејс за надворешна меморија се наоѓаат во истиот I/O ред.
- Интерфејсите што опфаќаат повеќе банки мора да ги исполнуваат следниве барања:
- Банките мора да бидат соседни една до друга. За информации за соседните банки, погледнете ја темата EMIF Architecture: I/O Bank во Надворешните мемориски интерфејси Intel Agilex FPGA IP User Guide.
- Сите адреси и команди и поврзаните пинови мора да бидат во една подбанка.
- Пиновите за адреси и команди и податоци може да споделуваат подбанка под следниве услови:
- Пиновите за адреси и команди и податоци не можат да споделуваат лента за влез/излез.
- Само неискористена лента за влез/излез во адресата и командната банка може да содржи пинови за податоци.
Генерирање на дизајн Прampсо опцијата за конфигурација на TG
Генерираниот EMIF дизајн прampвклучува блок генератор на сообраќај (TG). Стандардно, дизајнот прample користи едноставен блок TG (altera_tg_avl) кој може да се ресетира само со цел повторно да се стартува хард-кодирана сообраќајна шема. Доколку е потребно, можете да изберете наместо тоа да овозможите генератор на сообраќај што може да се конфигурира (TG2). Во конфигурабилниот генератор на сообраќај (TG2) (altera_tg_avl_2), можете да ја конфигурирате шемата на сообраќајот во реално време преку контролните регистри - што значи дека не мора да го прекомпајлирате дизајнот за да ја промените или повторно да ја стартувате шемата на сообраќајот. Овој генератор на сообраќај обезбедува одлична контрола врз видот на сообраќај што го испраќа на контролниот интерфејс EMIF. Дополнително, обезбедува статус регистри кои содржат детални информации за неуспехот.
Овозможување на генератор на сообраќај во дизајн Прample
Може да го овозможите генератор на сообраќај што може да се конфигурира од картичката Дијагностика во уредникот на параметрите EMIF. За да го овозможите конфигурабилниот генератор на сообраќај, вклучете го Користете го конфигурабилниот Avalon генератор на сообраќај 2.0 на картичката Дијагностика.
Слика 6.
- Може да изберете да ја оневозможите стандардната сообраќајна шема stage или сообраќајот конфигуриран од корисникот stage, но мора да имате барем еден stagе овозможено. За информации за овие сtages, погледнете го Стандардниот шаблон за сообраќај и моделот на сообраќај конфигуриран од корисникот во интерфејсите за надворешна меморија Intel Agilex FPGA IP корисничко упатство.
- Параметарот за времетраење на тестот TG2 се однесува само на стандардната шема на сообраќај. Можете да изберете времетраење на тестот од кратко, средно или бесконечно.
- можете да изберете која било од двете вредности за параметарот за режим на конфигурациски интерфејс TG2:
- JTAG: Дозволува употреба на GUI во системската конзола. За повеќе информации, погледнете го Интерфејсот за конфигурација на генератор на сообраќај во интерфејсите за надворешна меморија Intel Agilex FPGA IP User Guide.
- Извоз: Дозволува употреба на приспособена RTL логика за контрола на сообраќајната шема.
Користење на дизајнот прampЛе со EMIF Debug Toolkit
Пред да го стартувате EMIF Debug Toolkit, проверете дали сте го конфигурирале вашиот уред со програмирање file што го има овозможено EMIF Debug Toolkit. За да го стартувате EMIF Debug Toolkit, следете ги овие чекори:
- Во софтверот Intel Quartus Prime, отворете ја Системската конзола со избирање Алатки ➤ Алатки за дебагирање на системот ➤ Системска конзола.
- [Прескокнете го овој чекор ако вашиот проект е веќе отворен во софтверот Intel Quartus Prime.] Во системската конзола, вчитајте го објектот SRAM file (.sof) со кој сте ја програмирале плочката (како што е опишано во Предуслови за користење на EMIF Debug Toolkit, во Надворешните мемориски интерфејси Intel Agilex FPGA IP User Guide).
- Изберете примероци за отстранување грешки.
- Изберете Алатка за отстранување грешки за калибрација на EMIF за отстранување грешки на калибрација на EMIF, како што е опишано во Генерирање на дизајн ексampсо опцијата за отстранување грешки за калибрација. Алтернативно, изберете EMIF TG Configuration Toolkit за дебагирање на сообраќајниот генератор, како што е опишано во Generating a Design Exampсо опцијата за конфигурација на TG.
- Кликнете Open Toolkit за да ја отворите главната view на EMIF Debug Toolkit.
- Ако има повеќе примероци на EMIF во програмираниот дизајн, изберете ја колоната (пат до ЈTAG master) и ID на меморискиот интерфејс на примерот EMIF за кој треба да се активира комплетот со алатки.
- Кликнете Активирај интерфејс за да му дозволите на комплетот алатки да ги чита параметрите на интерфејсот и статусот на калибрација.
- Мора да дебагирате еден по еден интерфејс; затоа, за да се поврзете со друг интерфејс во дизајнот, прво мора да го деактивирате тековниот интерфејс.
Следниве се прampповеќе извештаи од Алатки за дебагирање за калибрација на EMIF и Алатки за конфигурација на EMIF TG:, соодветно.
Забелешка: За детали за дебагирање со калибрација, погледнете во Дебагирање со алатката за отстранување грешки на надворешен интерфејс за меморија, во Упатството за корисникот на интерфејси за надворешна меморија Intel Agilex FPGA IP.
Забелешка: За детали за дебагирање на генератор на сообраќај, погледнете во Корисничкиот интерфејс за конфигурација на генератор на сообраќај, во Упатството за корисникот на интерфејси за надворешна меморија Intel Agilex FPGA IP.
Дизајн ПрampОпис за интерфејси за надворешна меморија Intel Agilex FPGA IP
Кога ја параметрирате и генерирате вашата EMIF IP IP, можете да наведете дека системот создава директориуми за симулација и синтеза file поставува, и генерира file се поставува автоматски. Ако изберете Симулација или Синтеза под Прampле Дизајн Files на прample Designs табот, системот создава целосна симулација file сет или целосна синтеза file сет, во согласност со вашиот избор.
Дизајн на синтеза Прample
Дизајнот на синтезата прample ги содржи главните блокови прикажани на сликата подолу.
- Сообраќаен генератор, кој е синтетизиран Avalon®-MM прampдвигател кој имплементира псевдо-случајна шема на читање и запишување на параметризиран број на адреси. Сообраќајниот генератор, исто така, ги следи податоците што се читаат од меморијата за да се увери дека се совпаѓаат со напишаните податоци и дека поинаку потврдува дефект.
- Примерок од меморискиот интерфејс, кој вклучува:
- Мемориски контролер што се движи помеѓу интерфејсот Avalon-MM и интерфејсот AFI.
- PHY, кој служи како интерфејс помеѓу меморискиот контролер и надворешните мемориски уреди за извршување на операции за читање и запишување.
Слика 7. Дизајн на синтеза Прample
Забелешка: Ако еден или повеќе од параметрите на режимот за споделување PLL, режимот за споделување DLL или режимот за споделување OCT се поставени на која било вредност освен Без споделување, дизајнот на синтезата пр.ampќе содржи два примери на генератор на сообраќај/мемориски интерфејс. Двата примероци на генератор на сообраќај/мемориски интерфејс се поврзани само со споделени PLL/DLL/OCT конекции како што е дефинирано со поставките на параметарот. Инстанците на генератор на сообраќај/мемориски интерфејс покажуваат како можете да направите такви врски во вашите сопствени дизајни.
Симулациски дизајн Прample
Симулацискиот дизајн прample ги содржи главните блокови прикажани на следната слика.
- Примерок на дизајнот на синтезата прampле. Како што е опишано во претходниот дел, дизајнот на синтезата прampсодржи генератор на сообраќај, компонента за калибрација и примерок од меморискиот интерфејс. Овие блокови стандардно ги користат апстрактните симулациски модели каде што е соодветно за брза симулација.
- Мемориски модел, кој делува како генерички модел кој се придржува до спецификациите на меморискиот протокол. Често, продавачите на меморија обезбедуваат модели за симулација за нивните специфични мемориски компоненти кои можете да ги преземете од нивните webсајтови.
- Проверка на статус, која ги следи статусните сигнали од IP интерфејсот на надворешната меморија и генератор на сообраќај, за да сигнализира севкупна состојба на поминување или откажување.
Слика 10. Дизајн на симулација Прample
Example Дизајни интерфејс Таб
Уредувачот на параметри вклучува Прample Дизајни табот кој ви овозможува да го параметрирате и генерирате вашиот дизајн прampлес.
Надворешни мемориски интерфејси Intel Agilex FPGA IP Дизајн ПрampЛе Водич за корисникот Архиви
IP верзиите се исти како верзиите на софтверот Intel Quartus Prime Design Suite до v19.1. Од верзијата 19.2 или понова на софтверот Intel Quartus Prime Design Suite, IP-адресите имаат нова шема за верзии на IP. Ако не е наведена верзија на основната IP IP, се применува упатството за корисникот за претходната верзија на основната IP.
Историја на ревизии на документи за интерфејси за надворешна меморија Intel Agilex FPGA IP Дизајн ПрampУпатство за употреба
| Верзија на документ | Интел Quartus Prime верзија | IP верзија | Промени |
| 2021.06.21 | 21.2 | 2.4.2 | Во Дизајн ПрampБрз почеток поглавје:
• Додаде белешка на Составување и програмирање на Intel Agilex EMIF Design Example тема. • Го измени насловот на Генерирање на дизајн Прampсо опцијата за отстранување грешки за калибрација тема. • Додадено е Генерирање на дизајн Прampсо опцијата за конфигурација на TG и Овозможување на генератор на сообраќај во дизајн Прample теми. • Ги измени чекорите 2, 3 и 4, ажурираше неколку фигури и додаде белешка во Користење на дизајнот прampЛе со EMIF Debug Toolkit тема. |
| 2021.03.29 | 21.1 | 2.4.0 | Во Дизајн ПрampБрз почеток поглавје:
• Додаде белешка на Генерирање на синтетизирачки EMIF дизајн Прample и Генерирање на EMIF дизајн Прample за Симулација теми. • Ажурирано на File Структурен дијаграм во Генерирање на EMIF дизајн Прample за Симулација тема. |
| 2020.12.14 | 20.4 | 2.3.0 | Во Дизајн ПрampБрз почеток поглавје, ги направи следните промени:
• Ажурирано на Генерирање на синтетизирачки EMIF дизајн Прample тема да вклучи мулти-EMIF дизајни. • Ја ажурираше сликата за чекор 3, во Генерирање на EMIF дизајн Прample за Симулација тема. |
| 2020.10.05 | 20.3 | 2.3.0 | Во Дизајн ПрampВодич за брз почеток поглавје, ги направи следните промени:
• Во Креирање на проект EMIF, ја ажурираше сликата во чекор 6. • Во Генерирање на синтетизирачки EMIF дизајн Прample, ја ажурираше сликата во чекор 3. • Во Генерирање на EMIF дизајн Прample за Симулација, ја ажурираше сликата во чекор 3. • Во Симулација наспроти имплементација на хардвер, исправи мала печатна грешка во втората табела. • Во Користење на дизајнот прampЛе со EMIF Debug Toolkit, изменет чекор 6, додадени чекори 7 и 8. |
| продолжи… | |||
| Верзија на документ | Интел Quartus Prime верзија | IP верзија | Промени |
| 2020.04.13 | 20.1 | 2.1.0 | • Во За поглавје, ја измени табелата во
Информации за издавање тема. • Во Дизајн ПрampВодич за брз почеток поглавје: — Изменет чекор 7 и поврзаната слика, во Генерирање на синтетизирачки EMIF дизајн Прample тема. - Изменето Генерирање на дизајнот Прampсо опцијата за дебагирање тема. - Изменето Користење на дизајнот прampЛе со EMIF Debug Toolkit тема. |
| 2019.12.16 | 19.4 | 2.0.0 | • Во Дизајн ПрampБрз почеток поглавје:
— Ажурирана е илустрацијата во чекор 6 од Креирање на проект EMIF тема. — Ажурирана е илустрацијата во чекор 4 од Генерирање на синтетизирачки EMIF дизајн Прample тема. — Ажурирана е илустрацијата во чекор 4 од Генерирање на EMIF дизајн Прample за Симулација тема. — Изменет чекор 5 во Генерирање на EMIF дизајн Прample за Симулација тема. - Изменето Општи упатства за пинови и Соседните банки делови од Поставување пинови за IP IP на Intel Agilex EMIF тема. |
| 2019.10.18 | 19.3 | • Во Креирање на проект EMIF тема, ја ажурира сликата со точка 6.
• Во Генерирање и конфигурирање на EMIF IP тема, ја ажурираше сликата со чекор 1. • Во табелата во Упатства за уредувач на параметри на Intel Agilex EMIF тема, го смени описот за Одбор таб. • Во Генерирање на синтетизирачки EMIF дизајн Прample и Генерирање на EMIF дизајн Прample за Симулација теми, ја ажурираше сликата во чекор 3 од секоја тема. • Во Генерирање на EMIF дизајн Прample за Симулација тема, ажурирана на Генериран дизајн за симулација Прample File Структура слика и ја измени белешката по сликата. • Во Генерирање на синтетизирачки EMIF дизајн Прample тема, додаде чекор и фигура за повеќе интерфејси. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Додадено За интерфејсите за надворешна меморија Intel Agilex FPGA IP поглавје и Информации за издавање.
• Ажурирани датуми и броеви на верзии. • Мало подобрување на Дизајн на синтеза Прample фигура во Дизајн на синтеза Прample тема. |
| 2019.04.02 | 19.1 | • Почетно ослободување. |
Историја на ревизии на документи за интерфејси за надворешна меморија Intel Agilex FPGA IP Дизајн ПрampУпатство за употреба
Документи / ресурси
 |
intel UG-20219 Надворешни мемориски интерфејси Intel Agilex FPGA IP Design Example [pdf] Упатство за корисникот UG-20219 Надворешни мемориски интерфејси Intel Agilex FPGA IP Design Example, UG-20219, интерфејси за надворешна меморија Intel Agilex FPGA IP Design Exampле, интерфејси Intel Agilex FPGA IP Дизајн Прample, Agilex FPGA IP Design Example |
