UG-20219 Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP Design Example
Pri la Eksteraj Memoraj Interfacoj Intel® Agilex™ FPGA IP
Liberiga Informoj
IP-versioj estas la samaj kiel la versioj de la programaro Intel® Quartus® Prime Design Suite ĝis v19.1. De Intel Quartus Prime Design Suite programaro versio 19.2 aŭ pli posta, IP-kernoj havas novan IP-versiadskemon. La IP-versiiga skemo (XYZ) nombro ŝanĝiĝas de unu softvarversio al alia. Ŝanĝo en:
- X indikas gravan revizion de la IP. Se vi ĝisdatigas vian Intel Quartus Prime-programaron, vi devas regeneri la IP.
- Y indikas, ke la IP inkluzivas novajn funkciojn. Regeneru vian IP por inkluzivi ĉi tiujn novajn funkciojn.
- Z indikas, ke la IP inkluzivas malgrandajn ŝanĝojn. Regeneru vian IP por inkluzivi ĉi tiujn ŝanĝojn.
Ero Priskribo IP-Versio 2.4.2 Intel Quartus Prime 21.2 Eldondato 2021.06.21
Dezajno Ekzample Rapida Komenca Gvidilo por Eksteraj Memoraj Interfacoj Intel Agilex™ FPGA IP
Aŭtomatigita dezajno ekzampla fluo disponeblas por eksteraj memorinterfacoj de Intel Agilex™. La Generate Example Dezajnoj butono sur la Eksampla langeto Dezajnoj permesas al vi specifi kaj generi la sintezon kaj simulan dezajnon ekzample file aroj, kiujn vi povas uzi por validigi vian EMIF-IP. Vi povas generi dezajnon ekzample kiu kongruas kun la Intel FPGA-disvolva kompleto, aŭ por iu ajn EMIF-IP kiun vi generas. Vi povas uzi la dezajnon ekzample por helpi vian taksadon, aŭ kiel deirpunkto por via propra sistemo.
Ĝenerala Dezajno Ekzample Laborfluoj
Kreante EMIF-Projekton
Por la versio de la programaro Intel Quartus Prime 17.1 kaj poste, vi devas krei projekton Intel Quartus Prime antaŭ ol generi la EMIF-IP-IP kaj projekti ekz.ample.
- Lanĉu la programaron Intel Quartus Prime kaj elektu File ➤ Nova Projekta Sorĉisto. Klaku Sekva. Dezajno Ekzample Rapida Komenca Gvidilo por Eksteraj Memoraj Interfacoj Intel Agilex™ FPGA IP
- Indiku dosierujon ( ), nomo por la projekto Intel Quartus Prime ( ), kaj altnivela dezajna entonomo ( ) kiun vi volas krei. Klaku Sekva.
- Kontrolu, ke Malplena Projekto estas elektita. Klaku Sekva du fojojn.
- Sub Familio, elektu Intel Agilex.
- Sub Nomo-filtrilo, tajpu la aparatan partnumeron.
- Sub Disponeblaj aparatoj, elektu la taŭgan aparaton.
- Klaku Fini.
Generante kaj Agordante la EMIF-IP
La sekvaj paŝoj ilustras kiel generi kaj agordi la EMIF-IP. Ĉi tiu promenado kreas DDR4-interfacon, sed la paŝoj estas similaj por aliaj protokoloj. (Ĉi tiuj paŝoj sekvas la IP Katalogo (sendependa) fluo; se vi elektas uzi la Platform Designer (sistema) fluo anstataŭe, la paŝoj estas similaj.)
- En la fenestro de IP Katalogo, elektu Eksterajn Memorajn Interfacojn Intel Agilex FPGA IP. (Se la fenestro de IP Katalogo ne estas videbla, elektu View ➤ IP Katalogo.)
- En la IP-Parametro-Redaktilo, donu entan nomon por la EMIF-IP (la nomo, kiun vi provizas ĉi tie, fariĝas la file nomo por la IP) kaj specifu dosierujon. Klaku Krei.
- La parametra redaktilo havas plurajn langetojn, kie vi devas agordi parametrojn por reflekti vian efektivigon de EMIF.
Intel Agilex EMIF Parameter Editor Guidelines
Ĉi tiu temo disponigas altnivelan gvidadon por parametrigado de la langetoj en la Intel Agilex EMIF IP-parametroredaktilo.
Tabelo 1. Gvidlinioj pri EMIF-Parametra Redaktilo
| Parametro Redaktilo Tab | Gvidlinioj |
| Generalo | Certigu, ke la sekvaj parametroj estas ĝuste enmetitaj:
• La rapida grado por la aparato. • La frekvenco de la memorhorloĝo. • La PLL-referenca horloĝfrekvenco. |
| Memoro | • Referu al la datumfolio por via memora aparato por enigi la parametrojn sur la Memoro langeto.
• Vi ankaŭ devus eniri specifan lokon por la ALERT# pinglo. (Nur validas por DDR4-memorprotokolo.) |
| Mem I/O | • Por komencaj projektaj esploroj, vi povas uzi la defaŭltajn agordojn sur la
Mem I/O langeto. • Por altnivela dezajnovalidigo, vi devus plenumi tabulsimuladon por derivi optimumajn finajn agordojn. |
| FPGA I/O | • Por komencaj projektaj esploroj, vi povas uzi la defaŭltajn agordojn sur la
FPGA I/O langeto. • Por altnivela dezajnovalidigo, vi devus plenumi tabulsimuladon kun rilataj IBIS-modeloj por elekti taŭgajn I/O-normojn. |
| Mem Timing | • Por komencaj projektaj esploroj, vi povas uzi la defaŭltajn agordojn sur la
Mem Timing langeto. • Por altnivela desegna validigo, vi devus enigi parametrojn laŭ la datumfolio de via memora aparato. |
| Regilo | Agordu la parametrojn de la regilo laŭ la dezirata agordo kaj konduto por via memorregilo. |
| Diagnozo | Vi povas uzi la parametrojn sur la Diagnozo langeto por helpi testi kaj sencimigi vian memorinterfacon. |
| Example Dezajnoj | La Example Dezajnoj langeto permesas generi dezajnon ekzamples por sintezo kaj por simulado. La generita dezajno ekzample estas kompleta EMIF-sistemo konsistanta el la EMIF-IP kaj ŝoforo kiu generas hazardan trafikon por validigi la memorinterfacon. |
Por detalaj informoj pri individuaj parametroj, konsultu la taŭgan ĉapitron por via memorprotokolo en la Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP User Guide.
Generante la Sintezebla EMIF-Dezajno Ekzample
Por la evolukompleto de Intel Agilex, sufiĉas lasi la plej multajn el la IP-agordoj de Intel Agilex EMIF ĉe siaj defaŭltaj valoroj. Por generi la sintezeblan dezajnon ekzample, sekvu ĉi tiujn paŝojn:
- Sur la Eksampla langeto Dezajnoj, certigu, ke la skatolo Sintezo estas markita.
- Se vi efektivigas ununuran interfacon ekzample dezajno, agordu la EMIF-IP kaj alklaku File➤ Konservu por konservi la nunan agordon en la uzantan IP-varion file ( .ip).
- Se vi efektivigas eksampla dezajno kun pluraj interfacoj, specifu Nombron da IP-oj al la dezirata nombro da interfacoj. Vi povas vidi la totalan nombron de EMIF-ID sama kiel la elektita Nombro de IP-oj. Sekvu ĉi tiujn paŝojn por agordi ĉiun interfacon:
- Elektu la Cal-IP por specifi la konekton de la interfaco al la Kalibra IP.
- Agordu la EMIF-IP laŭe en la tuta Parametra Redaktilo Tab.
- Reiru al Ekzample Dezajno langeto kaj alklaku Kapti sur la dezirata EMIF-ID.
- Ripetu paŝon a al c por ĉiuj EMIF-ID.
- Vi povas alklaki la butonon Purigi por forigi la kaptitajn parametrojn kaj ripeti paŝon a ĝis c por fari ŝanĝojn al la EMIF-IP.
- Klaku File➤ Konservu por konservi la nunan agordon en la uzantan IP-varion file ( .ip).
- Se vi efektivigas ununuran interfacon ekzample dezajno, agordu la EMIF-IP kaj alklaku File➤ Konservu por konservi la nunan agordon en la uzantan IP-varion file ( .ip).
- Klaku Generi Ekzample Dezajno en la supra dekstra angulo de la fenestro.
- Specifu dosierujon por la EMIF-dezajno ekzample kaj alklaku OK. Sukcesa generacio de la EMIF-dezajno ekzample kreas la jenon fileagordita sub qii dosierujo.
- Klaku File ➤ Eliru por eliri la fenestron de IP Parameter Editor Pro. La sistemo petas, Lastatempaj ŝanĝoj ne estis generitaj. Ĉu generi nun? Alklaku Ne por daŭrigi kun la sekva fluo.
- Por malfermi la eksample design, klaku File ➤ Malfermu Projekton, kaj navigu al la /ample_name>/qii/ed_synth.qpf kaj alklaku Malfermi.
Notu: Por informoj pri kompilado kaj programado de la dezajno ekzample, refer to
Kompilado kaj Programado de la Intel Agilex EMIF Design Example.
Figuro 4. Generita Sintezebla Dezajno Ekzample File Strukturo
Por informoj pri konstruado de sistemo kun du aŭ pli da eksteraj memorinterfacoj, raportu al Creating a Design Example kun Multoblaj EMIF-Interfacoj, en la Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP User Guide. Por informoj pri senararigado de multoblaj interfacoj, raportu al Ebligo de la EMIF Ilaro en Ekzistanta Dezajno, en la Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP User Guide.
Notu: Se vi ne elektas la markobutonon Simulado aŭ Sintezo, la celdosierujo enhavas nur dezajnon de Platform Designer files, kiuj ne estas kompileblaj de la programaro Intel Quartus Prime rekte, sed kiujn vi povas view aŭ redakti en la Platformo-Dezajnisto. En ĉi tiu situacio vi povas ruli la sekvajn komandojn por generi sintezon kaj simuladon file aroj.
- Por krei kompileblan projekton, vi devas ruli la quartus_sh -t make_qii_design.tclscript en la cela dosierujo.
- Por krei simuladprojekton, vi devas ruli la skripton quartus_sh -t make_sim_design.tcl en la cela dosierujo.
Notu: Se vi generis dezajnon ekzample kaj tiam fari ŝanĝojn al ĝi en la parametra redaktilo, vi devas regeneri la dezajnon ekzample por vidi viajn ŝanĝojn efektivigitajn. La lastatempe kreita dezajno ekzample ne anstataŭigas la ekzistantan dezajnon ekzample files.
Generante la EMIF-Dezajno Ekzample por Simulado
Por la evolukompleto de Intel Agilex, sufiĉas lasi la plej multajn el la IP-agordoj de Intel Agilex EMIF ĉe siaj defaŭltaj valoroj. Por generi la dezajnon ekzample por simulado, sekvu ĉi tiujn paŝojn:
- Sur la Eksampla langeto Dezajnoj, certigu, ke la skatolo Simulado estas markita. Ankaŭ elektu la bezonatan Simuladon HDL-formaton, ĉu Verilog aŭ VHDL.
- Agordu la EMIF-IP kaj alklaku File ➤ Konservu por konservi la nunan agordon en la uzantan IP-varion file ( .ip).
- Klaku Generi Ekzample Dezajno en la supra dekstra angulo de la fenestro.
- Specifu dosierujon por la EMIF-dezajno ekzample kaj alklaku OK. Sukcesa generacio de la EMIF-dezajno ekzample kreas multoblajn file aroj por diversaj subtenataj simuliloj, sub dosierujo sim/ed_sim.
- Klaku File ➤ Eliru por eliri la fenestron de IP Parameter Editor Pro. La sistemo petas, Lastatempaj ŝanĝoj ne estis generitaj. Ĉu generi nun? Alklaku Ne por daŭrigi kun la sekva fluo.
Generita Simulado Dezajno Ekzample File Strukturo
Notu: La Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP nuntempe subtenas nur la VCS, ModelSim/QuestaSim, kaj Xcelium-simulilojn. Plia subteno de simulilo estas planita en estontaj eldonoj.
Notu: Se vi ne elektas la markobutonon Simulado aŭ Sintezo, la celdosierujo enhavas nur dezajnon de Platform Designer files, kiuj ne estas kompileblaj de la programaro Intel Quartus Prime rekte, sed kiujn vi povas view aŭ redakti en la Platformo-Dezajnisto. En ĉi tiu situacio vi povas ruli la sekvajn komandojn por generi sintezon kaj simuladon file aroj.
- Por krei kompileblan projekton, vi devas ruli la skripton quartus_sh -t make_qii_design.tcl en la cela dosierujo.
- Por krei simuladprojekton, vi devas ruli la skripton quartus_sh -t make_sim_design.tcl en la cela dosierujo.
Notu: Se vi generis dezajnon ekzample kaj tiam fari ŝanĝojn al ĝi en la parametra redaktilo, vi devas regeneri la dezajnon ekzample por vidi viajn ŝanĝojn efektivigitajn. La lastatempe kreita dezajno ekzample ne anstataŭigas la ekzistantan dezajnon ekzample files.
Simulado Kontraŭ Aparataro-Efektivigo
Por simulado de ekstera memorinterfaco, vi povas elekti aŭ preterpasi kalibradon aŭ plenan kalibradon sur la langeto Diagnozo dum IP-generado.
EMIF-simulaj modeloj
Ĉi tiu tabelo komparas la karakterizaĵojn de la skip-kalibrado kaj plenaj kalibraj modeloj.
Tabelo 2. EMIF-simulaj modeloj: Saltu Kalibradon kontraŭ Plena Kalibrado
| Preterpasi Kalibradon | Plena Kalibrado |
| Sistem-nivela simulado temiganta uzantlogikon. | Memorinterfaco-simulado temiganta alĝustigon. |
| Detaloj de kalibrado ne estas kaptitaj. | Kaptas ĉiujn stages de kalibrado. |
| Havas kapablon stoki kaj retrovi datumojn. | Inkluzivas ebenigon, po-bita dekliniĝo, ktp. |
| Reprezentas precizan efikecon. | |
| Ne konsideras tabulon skew. | |
RTL-Simulado Kontraŭ Aparataro-Efektivigo
Ĉi tiu tablo elstarigas ŝlosilajn diferencojn inter EMIF-simulado kaj aparatara efektivigo.
Tablo 3. EMIF RTL Simulado Kontraŭ Aparataro-Efektivigo
| RTL Simulado | Aparataro Efektivigo |
| Nios®-komencigo kaj kalibra kodo efektiviĝas paralele. | Nios-komencigo kaj kalibra kodo efektiviĝas sinsekve. |
| Interfacoj asertas cal_done signalon samtempe en simulado. | Fitter operacioj determinas la ordon de kalibrado, kaj interfacoj ne asertas cal_done samtempe. |
Vi devus ruli RTL-simulaĵojn bazitajn sur trafikaj ŝablonoj por la aplikaĵo de via dezajno. Notu, ke RTL-simulado ne modeligas PCB-spurprokrastojn, kiuj povas kaŭzi diferencon en latenteco inter RTL-simulado kaj aparatara efektivigo.
Simulado de Ekstera Memora Interfaco IP Kun ModelSim
Ĉi tiu proceduro montras kiel simuli la EMIF-dezajnon ekzample.
- Lanĉu la programon Mentor Graphics* ModelSim kaj elektu File ➤ Ŝanĝi Adresaron. Navigu al la dosierujo sim/ed_sim/mentor ene de la generita dezajno ekzample dosierujo.
- Kontrolu, ke la Transskriba fenestro estas montrata malsupre de la ekrano. Se la Transskriba fenestro ne estas videbla, montru ĝin per klako View ➤ Transskribo.
- En la Transskriba fenestro, rulu fonton msim_setup.tcl.
- Post kiam fonto msim_setup.tcl finiĝas, rulu ld_debug en la Transskriba fenestro.
- Post kiam ld_debug finiĝas, kontrolu, ke la fenestro Objektoj estas montrata. Se la fenestro Objektoj ne estas videbla, montru ĝin per klako View ➤ Objektoj.
- En la fenestro Objektoj, elektu la signalojn, kiujn vi volas simuli, dekstre alklakante kaj elektante Aldoni Ondo.
- Post kiam vi finos elekti la signalojn por simulado, ekzekutu run -all en la Transskriba fenestro. La simulado funkcias ĝis ĝi estas kompletigita.
- Se la simulado ne videblas, alklaku View ➤ Ondo.
Pin-Lokigo por Intel Agilex EMIF IP
Ĉi tiu temo disponigas gvidliniojn por lokigo de pingloj.
Finiteview
Intel Agilex FPGAs havas la sekvan strukturon:
- Ĉiu aparato enhavas ĝis 8 I/O-bankojn.
- Ĉiu I/O-banko enhavas 2 sub-I/O-bankojn.
- Ĉiu sub-I/O-banko enhavas 4 lenojn.
- Ĉiu leno enhavas 12 ĝeneraluzeblajn I/O (GPIO) stiftojn.
Ĝeneralaj Pingvidlinioj
La sekvantaroj estas ĝeneralaj pingvidlinioj.
Notu: Por pli detalaj informoj pri pingloj, rigardu la sekcion pri Intel Agilex FPGA EMIF IP Pin and Resource Planning en la protokolo-specifa ĉapitro por via ekstera memora protokolo, en la Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP User Guide.
- Certigu, ke la pingloj por donita ekstera memorinterfaco loĝas ene de la sama I/O-vico.
- Interfacoj kiuj ampleksas plurajn bankojn devas plenumi la sekvajn postulojn:
- La bankoj devas esti apudaj unu al la alia. Por informoj pri apudaj bankoj, raportu al la temo EMIF Architecture: I/O Bank en la Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP User Guide.
- Ĉiu adreso kaj komando kaj rilataj pingloj devas loĝi ene de ununura subbanko.
- Adreso kaj komando kaj datumpingloj povas kunhavi subbankon sub la sekvaj kondiĉoj:
- Adreso kaj komando kaj datenpingloj ne povas dividi I/O-lenon.
- Nur neuzata I/O-leno en la adreso kaj komandbanko povas enhavi datenstiftojn.
Tabelo 4. Ĝeneralaj Pinlimoj
| Signalo Tipo | Limigo |
| Datumoj Stroboskopio | Ĉiuj signaloj apartenantaj al DQ-grupo devas loĝi en la sama I/O-leno. |
| Datumoj | Rilataj DQ-stiftoj devas loĝi en la sama I/O-leno. Por protokoloj kiuj ne apogas dudirektajn datumliniojn, legaj signaloj devus esti grupigitaj aparte de skribsignaloj. |
| Adreso kaj Komando | Adresaj kaj Komando-stiftoj devas loĝi en antaŭdifinitaj lokoj ene de I/O-subbanko. |
Notu: Por pli detalaj informoj pri pingloj, rigardu la sekcion pri Intel Agilex FPGA EMIF IP Pin and Resource Planning en la protokolo-specifa ĉapitro por via ekstera memora protokolo, en la Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP User Guide.
- Certigu, ke la pingloj por donita ekstera memorinterfaco loĝas ene de la sama I/O-vico.
- Interfacoj kiuj ampleksas plurajn bankojn devas plenumi la sekvajn postulojn:
- La bankoj devas esti apudaj unu al la alia. Por informoj pri apudaj bankoj, raportu al la temo EMIF Architecture: I/O Bank en la Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP User Guide.
- Ĉiu adreso kaj komando kaj rilataj pingloj devas loĝi ene de ununura subbanko.
- Adreso kaj komando kaj datumpingloj povas kunhavi subbankon sub la sekvaj kondiĉoj:
- Adreso kaj komando kaj datenpingloj ne povas dividi I/O-lenon.
- Nur neuzata I/O-leno en la adreso kaj komandbanko povas enhavi datenstiftojn.
Generating a Design Example kun la TG-Agorda Opcio
La generita EMIF-dezajno ekzample inkluzivas trafikan generatoran blokon (TG). Defaŭlte, la dezajno ekzample uzas simplan TG-blokon (altera_tg_avl) kiu nur povas esti rekomencigita por relanĉi malmolan trafikan ŝablonon. Se necese, vi povas elekti anstataŭe ebligi agordeblan trafikgeneratoron (TG2). En la agordebla trafika generatoro (TG2) (altera_tg_avl_2), vi povas agordi la trafikan ŝablonon en reala tempo per kontrolaj registroj — tio signifas, ke vi ne devas rekompili la dezajnon por ŝanĝi aŭ relanĉi la trafikan ŝablonon. Ĉi tiu trafika generatoro provizas bonan kontrolon pri la speco de trafiko, kiun ĝi sendas al la EMIF-kontrolinterfaco. Aldone, ĝi provizas statusajn registrojn, kiuj enhavas detalajn informojn pri fiasko.
Ebligante la Trafika Generatoro en Dezajno Ekzample
Vi povas ebligi la agordeblan trafikgeneratoron de la langeto Diagnozo en la EMIF-parametro-redaktilo. Por ebligi la agordeblan trafikgeneratoron, ŝaltu Uzu agordeblan Avalon-trafikgeneratoron 2.0 en la langeto Diagnostiko.
Figuro 6.
- Vi povas elekti malŝalti la defaŭltajn trafikajn ŝablonojntage aŭ la uzant-agordita trafiko stage, sed vi devas havi almenaŭ unu stage ebligita. Por informoj pri ĉi tiuj stages, raportu al Defaŭlta Trafika Skemo kaj Uzanto-agordita Trafika Skemo en la Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP User Guide.
- La TG2-testdaŭroparametro validas nur por la defaŭlta trafika ŝablono. Vi povas elekti testan daŭron de mallonga, meza aŭ senfina.
- Vi povas elekti iun el du valoroj por la parametro TG2 Configuration Interface Mode:
- JTAG: Permesas uzon de GUI en la sistema konzolo. Por pliaj informoj, raportu al Trafika Generatora Agorda Interfaco en la Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP User Guide.
- Eksporto: Permesas uzon de kutima RTL-logiko por kontroli la trafikan ŝablonon.
Uzante la Dezajno Ekzample kun la EMIF Sencimiga Ilaro
Antaŭ lanĉi la EMIF-Elpurigan Ilaron, certigu, ke vi agordis vian aparaton per programado file kiu havas la EMIF Sencimiga Ilaro ebligita. Por lanĉi la EMIF Debug Toolkit, sekvu ĉi tiujn paŝojn:
- En la programaro Intel Quartus Prime, malfermu la Sistemkonzolon elektante Iloj ➤ Sistemaj Sencimigaj Iloj ➤ Sistema Konzolo.
- [Saltu ĉi tiun paŝon se via projekto jam estas malfermita en la programaro Intel Quartus Prime.] En la Sistemkonzolo, ŝarĝu la SRAM-objekton file (.sof) per kiu vi programis la tabulon (kiel priskribite en Antaŭkondiĉoj por Uzado de EMIF Debug Toolkit, en la Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP User Guide).
- Elektu okazojn por sencimigi.
- Elektu EMIF Calibration Debug Toolkit por EMIF-kalibra sencimigo, kiel priskribite en Generado de Dezajno Eksample kun la Calibration Debug Opcio. Alternative, elektu EMIF TG Configuration Toolkit por trafikgeneratora senararigado, kiel priskribite en Generating a Design Example kun la TG-Agorda Opcio.
- Alklaku Malfermu Ilaron por malfermi la ĉefan view de la Sencimiga Ilaro de EMIF.
- Se estas pluraj EMIF-okazoj en la programita dezajno, elektu la kolumnon (vojo al JTAG majstro) kaj memorinterfaco ID de la EMIF-instanco por kiu aktivigi la ilaron.
- Alklaku Aktivigi Interfacon por permesi al la ilaro legi la interfacajn parametrojn kaj kalibran staton.
- Vi devas sencimigi unu interfacon samtempe; tial, por konekti al alia interfaco en la dezajno, vi unue devas malaktivigi la nunan interfacon.
La jenaj estas ekzampili de raportoj de la EMIF Calibration Debug Toolkit kaj la EMIF TG Configuration Toolkit:, respektive.
Notu: Por detaloj pri kalibrado-sencimigado, raportu al Sencimigado kun la Ekstera Memoro-Interfaco Debug Toolkit, en la Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP User Guide.
Notu: Por detaloj pri trafika generatoro-sencimigado, raportu al Traffic Generator Configuration User Interface, en la Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP User Guide.
Dezajno Ekzample Priskribo por Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP
Kiam vi parametrigas kaj generas vian EMIF-IP, vi povas specifi, ke la sistemo kreu dosierujojn por simulado kaj sintezo. file aroj, kaj generi la file agordas aŭtomate. Se vi elektas Simuladon aŭ Sintezon sub Ekzample Dezajno Files sur la Eksample Dezajnoj langeto, la sistemo kreas kompletan simuladon file aro aŭ kompleta sintezo file aro, konforme al via elekto.
Sinteza Dezajno Ekzample
La sinteza dezajno ekzample enhavas la ĉefajn blokojn montritajn en la suba figuro.
- Trafika generatoro, kiu estas sintezebla Avalon®-MM ekzample ŝoforo kiu efektivigas pseŭdo-hazardan ŝablonon de legadoj kaj skribas al parametrigita nombro da adresoj. La trafikgeneratoro ankaŭ kontrolas la datumojn legitajn de la memoro por certigi, ke ĝi kongruas kun la skribitaj datumoj kaj asertas malsukceson alie.
- Ekzemplo de la memorinterfaco, kiu inkludas:
- Memorregilo kiu moderigas inter la Avalon-MM-interfaco kaj la AFI-interfaco.
- La PHY, kiu funkcias kiel interfaco inter la memorregilo kaj eksteraj memoraj aparatoj por fari legadon kaj skribi operaciojn.
Figuro 7. Sinteza Dezajno Ekzample
Notu: Se unu aŭ pluraj el la PLL Kundivida Reĝimo, DLL Kundivida Reĝimo aŭ OCT Kundivida Reĝimo estas agordita al iu ajn valoro krom Ne Kundivido, la sinteza dezajno ekz.ample enhavos du trafikgeneratoron/memorinterfaco-kazojn. La du trafikgeneratoro/memorinterfaco-kazaĵoj rilatas nur per komunaj PLL/DLL/OCT-konektoj kiel difinite de la parametro-agordoj. La trafikgeneratoro/memorinterfaco-kazoj montras kiel vi povas fari tiajn ligojn en viaj propraj dezajnoj.
Simulado Dezajno Ekzample
La simuladdezajno ekzample enhavas la ĉefajn blokojn montritajn en la sekva figuro.
- Ekzemplo de la sinteza dezajno ekzample. Kiel priskribite en la antaŭa sekcio, la sinteza dezajno ekzample enhavas trafikgeneratoron, kalibran komponenton, kaj ekzemplon de la memorinterfaco. Tiuj blokoj defaŭlte al abstraktaj simuladmodeloj kie konvene por rapida simulado.
- Memormodelo, kiu funkcias kiel senmarka modelo kiu adheras al la memorprotokolspecifoj. Ofte, memorvendistoj disponigas simulajn modelojn por siaj specifaj memorkomponentoj, kiujn vi povas elŝuti de iliaj webretejoj.
- Statuskontrolilo, kiu kontrolas la statussignalojn de la ekstera memorinterfaco IP kaj la trafikgeneratoro, por signali ĝeneralan enirpermesilon aŭ malsukcesan kondiĉon.
Figuro 10. Simulada Dezajno Ekzample
Example Dezajnoj Interfaco Tab
La parametra redaktilo inkluzivas Example Dezajnoj langeto kiu permesas vin parametrigi kaj generi vian dezajnon ekzamples.
Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP Design Example Arkivoj de Uzantgvidilo
IP-versioj estas la samaj kiel la versioj de la programaro Intel Quartus Prime Design Suite ĝis v19.1. De Intel Quartus Prime Design Suite programaro versio 19.2 aŭ poste, IP-oj havas novan IP-versiadskemon. Se IP-kernversio ne estas listigita, la uzantgvidilo por la antaŭa IP-kernversio validas.
Dokumenta Reviziohistorio por Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP Design Example Uzantgvidilo
| Dokumenta Versio | Intel Quartus Prime Version | IP-Versio | Ŝanĝoj |
| 2021.06.21 | 21.2 | 2.4.2 | En la Dezajno Ekzample Rapida Komenco ĉapitro:
• Aldonis noton al la Kompilado kaj Programado de la Intel Agilex EMIF Design Example temo. • Modifis la titolon de la Generating a Design Example kun la Calibration Debug Opcio temo. • Aldonita la Generating a Design Example kun la TG-Agorda Opcio kaj Ebligante la Trafika Generatoro en Dezajno Ekzample temoj. • Modifis paŝojn 2, 3 kaj 4, ĝisdatigis plurajn figurojn, kaj aldonis noton, en la Uzante la Dezajno Ekzample kun la EMIF Sencimiga Ilaro temo. |
| 2021.03.29 | 21.1 | 2.4.0 | En la Dezajno Ekzample Rapida Komenco ĉapitro:
• Aldonis noton al la Generante la Sintezebla EMIF-Dezajno Ekzample kaj Generante la EMIF-Dezajno Ekzample por Simulado temoj. • Ĝisdatigis la File Struktura diagramo en la Generante la EMIF-Dezajno Ekzample por Simulado temo. |
| 2020.12.14 | 20.4 | 2.3.0 | En la Dezajno Ekzample Rapida Komenco ĉapitro, faris la sekvajn ŝanĝojn:
• Ĝisdatigis la Generante la Sintezebla EMIF-Dezajno Ekzample temo por inkluzivi plur-EMIF-dezajnojn. • Ĝisdatigita la figuro por paŝo 3, en la Generante la EMIF-Dezajno Ekzample por Simulado temo. |
| 2020.10.05 | 20.3 | 2.3.0 | En la Dezajno Ekzample Rapida Komenca Gvidilo ĉapitro, faris la sekvajn ŝanĝojn:
• En Kreante EMIF-Projekton, ĝisdatigis la bildon en paŝo 6. • En Generante la Sintezebla EMIF-Dezajno Ekzample, ĝisdatigis la figuron en paŝo 3. • En Generante la EMIF-Dezajno Ekzample por Simulado, ĝisdatigis la figuron en paŝo 3. • En Simulado Kontraŭ Aparataro-Efektivigo, korektis eta tajperaro en la dua tabelo. • En Uzante la Dezajno Ekzample kun la EMIF Sencimiga Ilaro, modifis paŝon 6, aldonis paŝojn 7 kaj 8. |
| daŭrigis… | |||
| Dokumenta Versio | Intel Quartus Prime Version | IP-Versio | Ŝanĝoj |
| 2020.04.13 | 20.1 | 2.1.0 | • En la Pri ĉapitro, modifis la tabelon en la
Liberiga Informoj temo. • En la Dezajno Ekzample Rapida Komenca Gvidilo ĉapitro: — Modifita paŝo 7 kaj la rilata bildo, en la Generante la Sintezebla EMIF-Dezajno Ekzample temo. — Modifis la Generante la Dezajnon Ekzample kun la Sencimiga Opcio temo. — Modifis la Uzante la Dezajno Ekzample kun la EMIF Sencimiga Ilaro temo. |
| 2019.12.16 | 19.4 | 2.0.0 | • En la Dezajno Ekzample Rapida Komenco ĉapitro:
— Ĝisdatigis la ilustradon en la paŝo 6 de la Kreante EMIF-Projekton temo. — Ĝisdatigis la ilustradon en la paŝo 4 de la Generante la Sintezebla EMIF-Dezajno Ekzample temo. — Ĝisdatigis la ilustradon en la paŝo 4 de la Generante la EMIF-Dezajno Ekzample por Simulado temo. — Modifita paŝo 5 en la Generante la EMIF-Dezajno Ekzample por Simulado temo. — Modifis la Ĝeneralaj Pingvidlinioj kaj Apudaj Bankoj sekcioj de la Pin-Lokigo por Intel Agilex EMIF IP temo. |
| 2019.10.18 | 19.3 | • En la Kreante EMIF-Projekton temo, ĝisdatigis la bildon kun punkto 6.
• En la Generante kaj Agordante la EMIF-IP temo, ĝisdatigis la figuron kun paŝo 1. • En la tabelo en la Intel Agilex EMIF Parameter Editor Guidelines temo, ŝanĝis la priskribon por la Estraro langeto. • En la Generante la Sintezebla EMIF-Dezajno Ekzample kaj Generante la EMIF-Dezajno Ekzample por Simulado temoj, ĝisdatigis la bildon en la paŝo 3 de ĉiu temo. • En la Generante la EMIF-Dezajno Ekzample por Simulado temo, ĝisdatigis la Generita Simulado Dezajno Ekzample File Strukturo figuro kaj modifis la noton sekvantan la figuron. • En la Generante la Sintezebla EMIF-Dezajno Ekzample temo, aldonis paŝon kaj figuron por multoblaj interfacoj. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Aldonita Pri la Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP ĉapitro kaj Liberiga Informoj.
• Ĝisdatigitaj datoj kaj versio-numeroj. • Malgranda plibonigo al la Sinteza Dezajno Ekzample figuro en la Sinteza Dezajno Ekzample temo. |
| 2019.04.02 | 19.1 | • Komenca liberigo. |
Dokumenta Reviziohistorio por Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP Design Example Uzantgvidilo
Dokumentoj/Rimedoj
 |
intel UG-20219 Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP Design Example [pdf] Uzantogvidilo UG-20219 Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP Design Example, UG-20219, Eksteraj Memoraj Interfacoj Intel Agilex FPGA IP Design Example, Interfacoj Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example |
