UG-20219 Interfaces de mémoire externe Intel Agilex FPGA IP Design Example

À propos des interfaces de mémoire externe Intel® Agilex™ FPGA IP

Informations sur la version

Les versions IP sont les mêmes que les versions du logiciel Intel® Quartus® Prime Design Suite jusqu'à la v19.1. À partir de la version 19.2 ou ultérieure du logiciel Intel Quartus Prime Design Suite, les cœurs IP disposent d'un nouveau schéma de gestion des versions IP. Le numéro de schéma de version IP (XYZ) change d'une version logicielle à l'autre. Un changement dans :

• X indique une révision majeure de l'IP. Si vous mettez à jour votre logiciel Intel Quartus Prime, vous devez régénérer l'IP.
• Y indique que l'IP inclut de nouvelles fonctionnalités. Régénérez votre IP pour inclure ces nouvelles fonctionnalités.
• Z indique que l'IP inclut des modifications mineures. Régénérez votre adresse IP pour inclure ces modifications.
  

  Article	Description
  Version IP	2.4.2
  Intel Quartus Prime	21.2
  Date de sortie	2021.06.21

Ex de conceptionample Guide de démarrage rapide pour les interfaces de mémoire externe Intel Agilex™ FPGA IP

Une conception automatisée exampLe flux est disponible pour les interfaces de mémoire externe Intel Agilex™. Le Générer Example bouton Motifs sur l'Exampl'onglet Designs vous permet de spécifier et de générer le design de synthèse et de simulation example file ensembles que vous pouvez utiliser pour valider votre IP EMIF. Vous pouvez générer une conception exampqui correspond au kit de développement Intel FPGA, ou pour toute IP EMIF que vous générez. Vous pouvez utiliser la conception examppour vous aider dans votre évaluation ou comme point de départ pour votre propre système.

Conception générale Examples Workflows

Création d'un projet EMIF

Pour le logiciel Intel Quartus Prime version 17.1 et ultérieure, vous devez créer un projet Intel Quartus Prime avant de générer l'IP EMIF et de concevoir l'example.

1. Lancez le logiciel Intel Quartus Prime et sélectionnez File ➤ Assistant Nouveau projet. Cliquez sur Suivant. Ex de conceptionample Guide de démarrage rapide pour les interfaces de mémoire externe Intel Agilex™ FPGA IP
2. Spécifiez un répertoire ( ), un nom pour le projet Intel Quartus Prime ( ) et un nom d'entité de conception de niveau supérieur ( ) que vous souhaitez créer. Cliquez sur Suivant.
3. Vérifiez que Projet vide est sélectionné. Cliquez deux fois sur Suivant.
4. Sous Famille, sélectionnez Intel Agilex.
5. Sous Filtre de nom, saisissez le numéro de pièce de l'appareil.
6. Sous Appareils disponibles, sélectionnez l'appareil approprié.
7. Cliquez sur Terminer.

Génération et configuration de l'IP EMIF

Les étapes suivantes illustrent comment générer et configurer l'IP EMIF. Cette procédure pas à pas crée une interface DDR4, mais les étapes sont similaires pour les autres protocoles. (Ces étapes suivent le flux du catalogue IP (autonome) ; si vous choisissez d'utiliser le flux Platform Designer (système) à la place, les étapes sont similaires.)

1. Dans la fenêtre IP Catalog, sélectionnez External Memory Interfaces Intel Agilex FPGA IP. (Si la fenêtre Catalogue IP n'est pas visible, sélectionnez View ➤ Catalogue IP.)
2. Dans l'Éditeur de paramètres IP, fournissez un nom d'entité pour l'IP EMIF (le nom que vous fournissez ici devient le file nom pour l'IP) et spécifiez un répertoire. Cliquez sur Créer.
3. L'éditeur de paramètres comporte plusieurs onglets dans lesquels vous devez configurer les paramètres pour refléter votre implémentation EMIF.

Instructions relatives à l'éditeur de paramètres Intel Agilex EMIF
Cette rubrique fournit des conseils de haut niveau pour paramétrer les onglets dans l'éditeur de paramètres IP Intel Agilex EMIF.

Tableau 1. Directives de l'éditeur de paramètres EMIF

Onglet Éditeur de paramètres	Lignes directrices
Général	Assurez-vous que les paramètres suivants sont entrés correctement : • La classe de vitesse de l'appareil. • La fréquence d'horloge de la mémoire. • La fréquence d'horloge de référence PLL.
Mémoire	• Reportez-vous à la fiche technique de votre périphérique de mémoire pour entrer les paramètres sur le Mémoire languette. • Vous devez également saisir un emplacement spécifique pour la broche ALERT#. (S'applique uniquement au protocole de mémoire DDR4.)
E/S mémoire	• Pour les investigations initiales du projet, vous pouvez utiliser les paramètres par défaut sur le E/S mémoire languette. • Pour une validation de conception avancée, vous devez effectuer une simulation de carte pour obtenir des paramètres de terminaison optimaux.
E/S FPGA	• Pour les investigations initiales du projet, vous pouvez utiliser les paramètres par défaut sur le E/S FPGA languette. • Pour une validation de conception avancée, vous devez effectuer une simulation de carte avec les modèles IBIS associés pour sélectionner les normes d'E/S appropriées.
Synchronisation mémoire	• Pour les investigations initiales du projet, vous pouvez utiliser les paramètres par défaut sur le Synchronisation mémoire languette. • Pour une validation de conception avancée, vous devez saisir les paramètres conformément à la fiche technique de votre périphérique de mémoire.
Contrôleur	Définissez les paramètres du contrôleur en fonction de la configuration et du comportement souhaités pour votre contrôleur de mémoire.
Diagnostic	Vous pouvez utiliser les paramètres du Diagnostic pour vous aider à tester et déboguer votre interface mémoire.
Examples dessins	Le Examples dessins L'onglet vous permet de générer des ex de conceptionampfichiers de synthèse et de simulation. La conception générée example est un système EMIF complet composé de l'IP EMIF et d'un pilote qui génère un trafic aléatoire pour valider l'interface mémoire.

Pour des informations détaillées sur les paramètres individuels, reportez-vous au chapitre correspondant à votre protocole de mémoire dans le Guide de l'utilisateur des interfaces de mémoire externe Intel Agilex FPGA IP.

Génération de l'ex de conception EMIF synthétisableample

Pour le kit de développement Intel Agilex, il suffit de laisser la plupart des paramètres IP Intel Agilex EMIF à leurs valeurs par défaut. Pour générer le design synthétisable example, suivez ces étapes:

1. Sur l'Exampl'onglet Designs, assurez-vous que la case Synthesis est cochée.
   • Si vous implémentez une interface unique example design, configurez l'IP EMIF et cliquez sur File➤ Enregistrer pour enregistrer le paramètre actuel dans la variante IP de l'utilisateur file ( .ip).
     • Si vous implémentez un example design avec plusieurs interfaces, spécifiez le nombre d'adresses IP au nombre d'interfaces souhaité. Vous pouvez voir le nombre total d'ID EMIF identique au nombre d'adresses IP sélectionné. Suivez ces étapes pour configurer chaque interface :
   •  Sélectionnez Cal-IP pour spécifier la connexion de l'interface à l'IP d'étalonnage.
   • Configurez l'adresse IP EMIF en conséquence dans tous les onglets de l'éditeur de paramètres.
   • Retour à Exampl'onglet Conception et cliquez sur Capturer sur l'ID EMIF souhaité.
   • Répétez les étapes a à c pour tous les ID EMIF.
   • Vous pouvez cliquer sur le bouton Effacer pour supprimer les paramètres capturés et répéter les étapes a à c pour apporter des modifications à l'IP EMIF.
   • Cliquez File➤ Enregistrer pour enregistrer le paramètre actuel dans la variante IP de l'utilisateur file ( .ip).
2. Cliquez sur Générer Example Design dans le coin supérieur droit de la fenêtre.
3. Spécifiez un répertoire pour la conception EMIF exampfichier et cliquez sur OK. Génération réussie de l'ex de conception EMIFample crée ce qui suit fileplacé sous un répertoire qii.
4. Cliquez File ➤ Quitter pour quitter la fenêtre IP Parameter Editor Pro. Le système demande, Les modifications récentes n'ont pas été générées. Générer maintenant ? Cliquez sur Non pour continuer avec le flux suivant.
5. Pour ouvrir l'example design, cliquez File ➤ Ouvrez Projet et naviguez jusqu'au /ampnom_fichier>/qii/ed_synth.qpf et cliquez sur Ouvrir.
   Note: Pour plus d'informations sur la compilation et la programmation de la conception example, se référer à
   Compiler et programmer Intel Agilex EMIF Design Example.

Figure 4. Conception synthétisable générée Example File Structure

Pour plus d'informations sur la construction d'un système avec deux interfaces de mémoire externe ou plus, reportez-vous à Création d'un Ex de conceptionampfichier avec plusieurs interfaces EMIF, dans le Guide de l'utilisateur des interfaces de mémoire externe Intel Agilex FPGA IP. Pour plus d'informations sur le débogage de plusieurs interfaces, reportez-vous à la section Activation de la boîte à outils EMIF dans une conception existante, dans le Guide de l'utilisateur des interfaces de mémoire externe Intel Agilex FPGA IP.

Note: Si vous ne cochez pas la case Simulation ou Synthesis, le répertoire de destination contient uniquement la conception de Platform Designer files, qui ne sont pas directement compilables par le logiciel Intel Quartus Prime, mais que vous pouvez view ou modifier dans le concepteur de plate-forme. Dans cette situation, vous pouvez exécuter les commandes suivantes pour générer la synthèse et la simulation file ensembles.

• Pour créer un projet compilable, vous devez exécuter le script quartus_sh -t make_qii_design.tclscript dans le répertoire de destination.
• Pour créer un projet de simulation, vous devez exécuter le script quartus_sh -t make_sim_design.tcl dans le répertoire de destination.

Note: Si vous avez généré un design exampfichier puis y apporter des modifications dans l'éditeur de paramètres, vous devez régénérer l'ex de conceptionample pour voir vos modifications implémentées. La conception nouvellement générée example fichier n'écrase pas la conception existante example files.

Génération de l'EMIF Design Example pour la simulation

Pour le kit de développement Intel Agilex, il suffit de laisser la plupart des paramètres IP Intel Agilex EMIF à leurs valeurs par défaut. Pour générer le plan example pour la simulation, suivez ces étapes :

1. Sur l'Exampl'onglet Conceptions, assurez-vous que la case Simulation est cochée. Choisissez également le format Simulation HDL requis, Verilog ou VHDL.
2. Configurez l'IP EMIF et cliquez sur File ➤ Enregistrer pour enregistrer le paramètre actuel dans la variante IP de l'utilisateur file ( .ip).
3. Cliquez sur Générer Example Design dans le coin supérieur droit de la fenêtre.
4. Spécifiez un répertoire pour la conception EMIF exampfichier et cliquez sur OK. Génération réussie de l'ex de conception EMIFample crée plusieurs file ensembles pour divers simulateurs pris en charge, sous un répertoire sim/ed_sim.
5. Cliquez File ➤ Quitter pour quitter la fenêtre IP Parameter Editor Pro. Le système demande, Les modifications récentes n'ont pas été générées. Générer maintenant ? Cliquez sur Non pour continuer avec le flux suivant.

Conception de simulation générée Example File Structure

Note: Les interfaces de mémoire externe Intel Agilex FPGA IP ne prend actuellement en charge que les simulateurs VCS, ModelSim/QuestaSim et Xcelium. Une prise en charge supplémentaire du simulateur est prévue dans les prochaines versions.

Note: Si vous ne cochez pas la case Simulation ou Synthesis, le répertoire de destination contient uniquement la conception de Platform Designer files, qui ne sont pas directement compilables par le logiciel Intel Quartus Prime, mais que vous pouvez view ou modifier dans le concepteur de plate-forme. Dans cette situation, vous pouvez exécuter les commandes suivantes pour générer la synthèse et la simulation file ensembles.

• Pour créer un projet compilable, vous devez exécuter le script quartus_sh -t make_qii_design.tcl dans le répertoire de destination.
• Pour créer un projet de simulation, vous devez exécuter le script quartus_sh -t make_sim_design.tcl dans le répertoire de destination.

Note: Si vous avez généré un design exampfichier puis y apporter des modifications dans l'éditeur de paramètres, vous devez régénérer l'ex de conceptionample pour voir vos modifications implémentées. La conception nouvellement générée example fichier n'écrase pas la conception existante example files.

Simulation versus implémentation matérielle
Pour la simulation d'interface de mémoire externe, vous pouvez sélectionner soit sauter l'étalonnage, soit l'étalonnage complet dans l'onglet Diagnostics lors de la génération IP.

Modèles de simulation EMIF
Ce tableau compare les caractéristiques des modèles d'étalonnage par saut et d'étalonnage complet.

Tableau 2. Modèles de simulation EMIF : Étalonnage par saut contre étalonnage complet

Ignorer l'étalonnage	Étalonnage complet
Simulation au niveau du système axée sur la logique utilisateur.	Simulation d'interface mémoire axée sur l'étalonnage.
Les détails de l'étalonnage ne sont pas capturés.	Capture tous les stages d'étalonnage.
A la capacité de stocker et de récupérer des données.	Inclut le nivellement, le redressement par bit, etc.
Représente une efficacité précise.
Ne tient pas compte de l'inclinaison de la planche.

Simulation RTL versus implémentation matérielle
Ce tableau met en évidence les principales différences entre la simulation EMIF et l'implémentation matérielle.

Tableau 3. Simulation EMIF RTL versus implémentation matérielle

Simulation RTL	Implémentation matérielle
Le code d'initialisation et d'étalonnage de Nios® s'exécute en parallèle.	L'initialisation et le code d'étalonnage de Nios s'exécutent de manière séquentielle.
Les interfaces affirment le signal cal_done simultanément dans la simulation.	Les opérations plus ajustées déterminent l'ordre d'étalonnage et les interfaces n'affirment pas cal_done simultanément.

Vous devez exécuter des simulations RTL basées sur des modèles de trafic pour l'application de votre conception. Notez que la simulation RTL ne modélise pas les retards de trace PCB, ce qui peut entraîner une différence de latence entre la simulation RTL et l'implémentation matérielle.

 Simulation de l'interface IP de la mémoire externe avec ModelSim
Cette procédure montre comment simuler la conception EMIF example.

1. Lancez le logiciel Mentor Graphics* ModelSim et sélectionnez File ➤ Changer de répertoire. Accédez au répertoire sim/ed_sim/mentor dans l'exemple de conception généréample dossier.
2. Vérifiez que la fenêtre Transcription s'affiche en bas de l'écran. Si la fenêtre Transcription n'est pas visible, affichez-la en cliquant sur View ➤ Transcription.
3. Dans la fenêtre Transcription, exécutez la source msim_setup.tcl.
4. Une fois l'exécution de la source msim_setup.tcl terminée, exécutez ld_debug dans la fenêtre de transcription.
5. Une fois l'exécution de ld_debug terminée, vérifiez que la fenêtre Objets est affichée. Si la fenêtre Objets n'est pas visible, affichez-la en cliquant sur View ➤ Objets.
6. Dans la fenêtre Objets, sélectionnez les signaux que vous souhaitez simuler en cliquant avec le bouton droit de la souris et en sélectionnant Ajouter une onde.
7. Une fois que vous avez fini de sélectionner les signaux pour la simulation, exécutez run -all dans la fenêtre Transcript. La simulation s'exécute jusqu'à ce qu'elle soit terminée.
8. Si la simulation n'est pas visible, cliquez sur View ➤ Vague.

Placement des broches pour Intel Agilex EMIF IP
Cette rubrique fournit des instructions pour le placement des broches.

Surview
Les FPGA Intel Agilex ont la structure suivante :

• Chaque appareil contient jusqu'à 8 banques d'E/S.
• Chaque banque d'E/S contient 2 sous-banques d'E/S.
• Chaque sous-banc d'E/S contient 4 voies.
• Chaque voie contient 12 broches d'E/S à usage général (GPIO).

Directives générales sur les broches
Voici les directives générales relatives aux broches.

Note: Pour des informations plus détaillées sur les broches, reportez-vous à la section Planification des ressources et des broches IP EMIF FPGA Intel Agilex dans le chapitre spécifique au protocole de votre protocole de mémoire externe, dans le Guide de l'utilisateur des interfaces de mémoire externe Intel Agilex FPGA IP.

• Assurez-vous que les broches d'une interface de mémoire externe donnée résident dans la même rangée d'E/S.
• Les interfaces qui couvrent plusieurs banques doivent répondre aux exigences suivantes :
  •  Les berges doivent être adjacentes les unes aux autres. Pour plus d'informations sur les bancs adjacents, reportez-vous à la rubrique Architecture EMIF : banc d'E/S du Guide de l'utilisateur des interfaces de mémoire externe Intel Agilex FPGA IP.
•  Toutes les adresses et commandes et les broches associées doivent résider dans un seul sous-banc.
• Les broches d'adresse et de commande et de données peuvent partager une sous-banque dans les conditions suivantes :
  • Les broches d'adresse et de commande et de données ne peuvent pas partager une voie d'E/S.
  • Seule une voie d'E/S inutilisée dans la banque d'adresses et de commandes peut contenir des broches de données.

Tableau 4. Contraintes générales des broches

Type de signal	Contrainte
Stroboscope de données	Tous les signaux appartenant à un groupe DQ doivent résider dans la même voie d'E/S.
Données	Les broches DQ associées doivent résider dans la même voie d'E/S. Pour les protocoles qui ne prennent pas en charge les lignes de données bidirectionnelles, les signaux de lecture doivent être regroupés séparément des signaux d'écriture.
Adresse et commande	Les broches d'adresse et de commande doivent résider dans des emplacements prédéfinis au sein d'un sous-banc d'E/S.

Note: Pour des informations plus détaillées sur les broches, reportez-vous à la section Planification des ressources et des broches IP EMIF FPGA Intel Agilex dans le chapitre spécifique au protocole de votre protocole de mémoire externe, dans le Guide de l'utilisateur des interfaces de mémoire externe Intel Agilex FPGA IP.

• Assurez-vous que les broches d'une interface de mémoire externe donnée résident dans la même rangée d'E/S.
• Les interfaces qui couvrent plusieurs banques doivent répondre aux exigences suivantes :
  • Les berges doivent être adjacentes les unes aux autres. Pour plus d'informations sur les bancs adjacents, reportez-vous à la rubrique Architecture EMIF : banc d'E/S du Guide de l'utilisateur des interfaces de mémoire externe Intel Agilex FPGA IP.
• Toutes les adresses et commandes et les broches associées doivent résider dans un seul sous-banc.
• Les broches d'adresse et de commande et de données peuvent partager une sous-banque dans les conditions suivantes :
  • Les broches d'adresse et de commande et de données ne peuvent pas partager une voie d'E/S.
  • Seule une voie d'E/S inutilisée dans la banque d'adresses et de commandes peut contenir des broches de données.

Génération d'un Ex de conceptionampfichier avec l'option de configuration TG

La conception EMIF générée exampLe fichier comprend un bloc générateur de trafic (TG). Par défaut, la conception exampLe fichier utilise un simple bloc TG (altera_tg_avl) qui ne peut être réinitialisé que pour relancer un modèle de trafic codé en dur. Si nécessaire, vous pouvez choisir d'activer un générateur de trafic configurable (TG2) à la place. Dans le générateur de trafic configurable (TG2) (altera_tg_avl_2), vous pouvez configurer le modèle de trafic en temps réel via des registres de contrôle, ce qui signifie que vous n'avez pas à recompiler la conception pour modifier ou relancer le modèle de trafic. Ce générateur de trafic permet un contrôle fin du type de trafic qu'il envoie sur l'interface de contrôle EMIF. De plus, il fournit des registres d'état qui contiennent des informations détaillées sur les pannes.

Activation du générateur de trafic dans un Design Example

Vous pouvez activer le générateur de trafic configurable à partir de l'onglet Diagnostics de l'éditeur de paramètres EMIF. Pour activer le générateur de trafic configurable, activez Utiliser le générateur de trafic Avalon configurable 2.0 dans l'onglet Diagnostics.

Figure 6.

• Vous pouvez choisir de désactiver les modèles de trafic par défauttage ou le trafic configuré par l'utilisateur stage, mais vous devez avoir au moins un stage activé. Pour plus d'informations sur ces stages, reportez-vous au modèle de trafic par défaut et au modèle de trafic configuré par l'utilisateur dans le Guide de l'utilisateur des interfaces de mémoire externe Intel Agilex FPGA IP.
• Le paramètre de durée du test TG2 s'applique uniquement au modèle de trafic par défaut. Vous pouvez choisir une durée de test courte, moyenne ou infinie.
• ous pouvez choisir l'une des deux valeurs pour le paramètre TG2 Configuration Interface Mode :
  • JTAG: Permet l'utilisation d'une interface graphique dans la console système. Pour plus d'informations, reportez-vous à l'interface de configuration du générateur de trafic dans le Guide de l'utilisateur des interfaces de mémoire externe Intel Agilex FPGA IP.
  • Exporter: Permet l'utilisation d'une logique RTL personnalisée pour contrôler le modèle de trafic.

Utilisation de DesignExampfichier avec le kit d'outils de débogage EMIF

Avant de lancer le kit d'outils de débogage EMIF, assurez-vous d'avoir configuré votre appareil avec un programme file qui a le kit d'outils de débogage EMIF activé. Pour lancer le kit d'outils de débogage EMIF, procédez comme suit :

1. Dans le logiciel Intel Quartus Prime, ouvrez la console système en sélectionnant Outils ➤ Outils de débogage système ➤ Console système.
2. [Ignorez cette étape si votre projet est déjà ouvert dans le logiciel Intel Quartus Prime.] Dans la console système, chargez l'objet SRAM file (.sof) avec lequel vous avez programmé la carte (comme décrit dans Prérequis pour l'utilisation du kit d'outils de débogage EMIF, dans le Guide de l'utilisateur des interfaces de mémoire externe Intel Agilex FPGA IP).
3. Sélectionnez les instances à déboguer.
4. Sélectionnez EMIF Calibration Debug Toolkit pour le débogage de l'étalonnage EMIF, comme décrit dans Génération d'un Ex de conceptionampfichier avec l'option de débogage de calibrage. Vous pouvez également sélectionner EMIF TG Configuration Toolkit pour le débogage du générateur de trafic, comme décrit dans Génération d'un Ex de conceptionampfichier avec l'option de configuration TG.
5. Cliquez sur Open Toolkit pour ouvrir la fenêtre principale view de la boîte à outils de débogage EMIF.
6. S'il existe plusieurs instances EMIF dans le dessin programmé, sélectionnez la colonne (chemin vers JTAG master) et l'ID d'interface mémoire de l'instance EMIF pour laquelle activer le toolkit.
7. Cliquez sur Activer l'interface pour permettre à la boîte à outils de lire les paramètres de l'interface et l'état de l'étalonnage.
8. Vous devez déboguer une interface à la fois ; par conséquent, pour vous connecter à une autre interface dans la conception, vous devez d'abord désactiver l'interface actuelle.

Voici quelques exemplesampfichiers de rapports du kit d'outils de débogage de calibrage EMIF et du kit d'outils de configuration EMIF TG :, respectivement.

Note: Pour plus de détails sur le débogage de l'étalonnage, reportez-vous à Débogage avec le kit d'outils de débogage d'interface de mémoire externe, dans le Guide de l'utilisateur des interfaces de mémoire externe Intel Agilex FPGA IP.

Note: Pour plus de détails sur le débogage du générateur de trafic, reportez-vous à Interface utilisateur de configuration du générateur de trafic, dans le Guide de l'utilisateur des interfaces de mémoire externe Intel Agilex FPGA IP.

Ex de conceptionample Description des interfaces de mémoire externe Intel Agilex FPGA IP

Lorsque vous paramétrez et générez votre IP EMIF, vous pouvez spécifier que le système crée des répertoires pour la simulation et la synthèse file ensembles, et générer les file définit automatiquement. Si vous sélectionnez Simulation ou Synthèse sous Example Design Files sur l'Exampl'onglet Conceptions, le système crée une simulation complète file ensemble ou une synthèse complète file réglé, conformément à votre sélection.

Conception de synthèse Example
La conception de synthèse example contient les principaux blocs illustrés dans la figure ci-dessous.

• Un générateur de trafic, qui est un synthétisable Avalon®-MM examppilote de fichier qui implémente un modèle pseudo-aléatoire de lectures et d'écritures sur un nombre paramétré d'adresses. Le générateur de trafic surveille également les données lues dans la mémoire pour s'assurer qu'elles correspondent aux données écrites et signale un échec dans le cas contraire.
• Une instance de l'interface mémoire, qui comprend :
  • Un contrôleur de mémoire qui modère entre l'interface Avalon-MM et l'interface AFI.
  • Le PHY, qui sert d'interface entre le contrôleur de mémoire et les périphériques de mémoire externes pour effectuer des opérations de lecture et d'écriture.

Figure 7. Conception de synthèse Example

Note: Si un ou plusieurs des paramètres PLL Sharing Mode, DLL Sharing Mode ou OCT Sharing Mode sont définis sur une valeur autre que No Sharing, la conception de synthèse exampLe fichier contiendra deux instances de générateur de trafic/d'interface mémoire. Les deux instances de générateur de trafic/d'interface mémoire ne sont liées que par des connexions PLL/DLL/OCT partagées, comme défini par les paramètres. Les instances d'interface générateur de trafic/mémoire montrent comment vous pouvez établir de telles connexions dans vos propres conceptions.

Conception de simulation Example
La conception de la simulation example contient les principaux blocs illustrés dans la figure suivante.

• Un exemple de la conception de synthèse example. Comme décrit dans la section précédente, la conception de synthèse exampLe fichier contient un générateur de trafic, un composant d'étalonnage et une instance de l'interface mémoire. Ces blocs utilisent par défaut des modèles de simulation abstraits, le cas échéant pour une simulation rapide.
• Un modèle de mémoire, qui agit comme un modèle générique qui respecte les spécifications du protocole de mémoire. Souvent, les fournisseurs de mémoire fournissent des modèles de simulation pour leurs composants de mémoire spécifiques que vous pouvez télécharger à partir de leur websites.
• Un vérificateur d'état, qui surveille les signaux d'état provenant de l'interface de mémoire externe IP et du générateur de trafic, pour signaler une condition globale de réussite ou d'échec.

Figure 10. Conception de simulation Example

Exampl'onglet Designs Interface
L'éditeur de paramètres comprend un Exampl'onglet Designs qui vous permet de paramétrer et de générer votre design examples.

Interfaces de mémoire externe Intel Agilex FPGA IP Design Example Guide de l'utilisateur Archives

Les versions IP sont les mêmes que les versions du logiciel Intel Quartus Prime Design Suite jusqu'à la v19.1. À partir de la version 19.2 ou ultérieure du logiciel Intel Quartus Prime Design Suite, les IP disposent d'un nouveau schéma de gestion des versions IP. Si une version IP core n'est pas répertoriée, le guide de l'utilisateur de la version IP core précédente s'applique.

Version de base IP	Guide de l'utilisateur
2.4.0	Interfaces de mémoire externe Intel Agilex FPGA IP Design Example Guide de l'utilisateur Archives
2.3.0	Interfaces de mémoire externe Intel Agilex FPGA IP Design Example Guide de l'utilisateur Archives
2.3.0	Interfaces de mémoire externe Intel Agilex FPGA IP Design Example Guide de l'utilisateur Archives
2.1.0	Interfaces de mémoire externe Intel Agilex FPGA IP Design Example Guide de l'utilisateur Archives
19.3	Interfaces de mémoire externe Intel Agilex FPGA IP Design Example Guide de l'utilisateur Archives

Documenter l'historique des révisions pour les interfaces de mémoire externe Intel Agilex FPGA IP Design Example Guide de l'utilisateur

Version du document	Version Intel Quartus Prime	Version IP	Changements
2021.06.21	21.2	2.4.2	Dans le Ex de conceptionample Démarrage rapide chapitre: • Ajout d'une note au Compiler et programmer Intel Agilex EMIF Design Example sujet. • Modification du titre du Génération d'un Ex de conceptionampfichier avec l'option de débogage d'étalonnage sujet. • Ajout de la Génération d'un Ex de conceptionampfichier avec l'option de configuration TG et Activation du générateur de trafic dans un Design Example sujets. • Modification des étapes 2, 3 et 4, mise à jour de plusieurs figures et ajout d'une note, dans le Utilisation de DesignExampfichier avec le kit d'outils de débogage EMIF sujet.
2021.03.29	21.1	2.4.0	Dans le Ex de conceptionample Démarrage rapide chapitre: • Ajout d'une note au Génération de l'ex de conception EMIF synthétisableample et Génération de l'EMIF Design Example pour la simulation sujets. • Mise à jour du File Schéma de structure dans le Génération de l'EMIF Design Example pour la simulation sujet.
2020.12.14	20.4	2.3.0	Dans le Ex de conceptionample Démarrage rapide chapitre, a apporté les modifications suivantes : • Mise à jour du Génération de l'ex de conception EMIF synthétisableample sujet pour inclure des conceptions multi-EMIF. • Mise à jour de la figure pour l'étape 3, dans le Génération de l'EMIF Design Example pour la simulation sujet.
2020.10.05	20.3	2.3.0	Dans le Ex de conceptionample Guide de démarrage rapide chapitre, a apporté les modifications suivantes : • Dans Création d'un projet EMIF, a mis à jour l'image à l'étape 6. • Dans Génération de l'ex de conception EMIF synthétisableample, a mis à jour la figure à l'étape 3. • Dans Génération de l'EMIF Design Example pour la simulation, a mis à jour la figure à l'étape 3. • Dans Simulation versus implémentation matérielle, correction d'une faute de frappe mineure dans le deuxième tableau. • Dans Utilisation de DesignExampfichier avec le kit d'outils de débogage EMIF, étape 6 modifiée, étapes 7 et 8 ajoutées.
suite…

Version du document	Version Intel Quartus Prime	Version IP	Changements
2020.04.13	20.1	2.1.0	• Dans le À propos chapitre, a modifié le tableau du Informations sur la version sujet. • Dans le Ex de conceptionample Guide de démarrage rapide chapitre: — L'étape 7 modifiée et l'image associée, dans le Génération de l'ex de conception EMIF synthétisableample sujet. — Modifié le Génération du Design Exampfichier avec l'option de débogage sujet. — Modifié le Utilisation de DesignExampfichier avec le kit d'outils de débogage EMIF sujet.
2019.12.16	19.4	2.0.0	• Dans le Ex de conceptionample Démarrage rapide chapitre: — Mise à jour de l'illustration à l'étape 6 du Création d'un projet EMIF sujet. — Mise à jour de l'illustration à l'étape 4 du Génération de l'ex de conception EMIF synthétisableample sujet. — Mise à jour de l'illustration à l'étape 4 du Génération de l'EMIF Design Example pour la simulation sujet. — Modification de l'étape 5 du Génération de l'EMIF Design Example pour la simulation sujet. — Modifié le Directives générales sur les broches et Banques adjacentes sections du Placement des broches pour Intel Agilex EMIF IP sujet.
2019.10.18	19.3		• Dans le Création d'un projet EMIF sujet, mis à jour l'image avec le point 6. • Dans le Génération et configuration de l'IP EMIF sujet, mis à jour la figure avec l'étape 1. • Dans le tableau de la Instructions relatives à l'éditeur de paramètres Intel Agilex EMIF sujet, modification de la description du Conseil languette. • Dans le Génération de l'ex de conception EMIF synthétisableample et Génération de l'EMIF Design Example pour la simulation rubriques, a mis à jour l'image à l'étape 3 de chaque rubrique. • Dans le Génération de l'EMIF Design Example pour la simulation sujet, mis à jour le Conception de simulation générée Example File Structure figure et modifié la note suivant la figure. • Dans le Génération de l'ex de conception EMIF synthétisableample sujet, a ajouté une étape et une figure pour plusieurs interfaces.
2019.07.31	19.2	1.2.0	• Ajoutée À propos des interfaces de mémoire externe Intel Agilex FPGA IP chapitre et informations de version. • Dates et numéros de version mis à jour. • Amélioration mineure du Conception de synthèse Example figure dans le Conception de synthèse Example sujet.
2019.04.02	19.1		• Première version.

Documenter l'historique des révisions pour les interfaces de mémoire externe Intel Agilex FPGA IP Design Example Guide de l'utilisateur

Documents / Ressources

Intel UG-20219 Interfaces de mémoire externe Intel Agilex FPGA IP Design Example [pdf] Guide de l'utilisateur UG-20219 Interfaces de mémoire externe Intel Agilex FPGA IP Design Example, UG-20219, Interfaces de mémoire externe Intel Agilex FPGA IP Design Example, Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP DesignExample

Références

• Manuel d'utilisation