UG-20219 välismälu liidesed Intel Agilex FPGA IP Design Example

Teave välismälu liideste kohta Intel® Agilexâ„¢ FPGA IP

Väljalaske teave

IP-versioonid on samad, mis Intel® Quartus® Prime Design Suite'i tarkvaraversioonid kuni versioonini 19.1. Alates Intel Quartus Prime Design Suite tarkvara versioonist 19.2 või uuemast on IP-tuumadel uus IP-versiooniskeem. IP versiooniskeemi (XYZ) number muutub ühelt tarkvaraversioonilt teisele. Muudatus:

• X tähistab uurimisperioodi olulist läbivaatamist. Kui värskendate oma Intel Quartus Prime'i tarkvara, peate IP uuesti looma.
• Y näitab, et IP sisaldab uusi funktsioone. Nende uute funktsioonide lisamiseks genereerige oma IP uuesti.
• Z näitab, et IP sisaldab väiksemaid muudatusi. Nende muudatuste kaasamiseks genereerige oma IP uuesti.
  

  Üksus	Kirjeldus
  IP-versioon	2.4.2
  Intel Quartus Prime	21.2
  Väljalaske kuupäev	2021.06.21

Disain ntample Välismälu liideste kiirjuhend Intel Agilex™ FPGA IP

Automatiseeritud disain, ntample flow on saadaval Intel Agilex™ välismälu liideste jaoks. Generate Example Designs nupp Exampvahekaart Disainid võimaldab täpsustada ja genereerida sünteesi ja simulatsiooni kujundust ntample file komplektid, mida saate kasutada oma EMIFi IP kinnitamiseks. Saate luua kujunduse ntample, mis sobib Inteli FPGA arenduskomplektiga või mis tahes teie loodud EMIF-i IP-ga. Võite kasutada kujundust ntample teie hindamise abistamiseks või teie enda süsteemi lähtepunktiks.

Üldine disain ntample Töövood

EMIF projekti loomine

Intel Quartus Prime'i tarkvaraversiooni 17.1 ja uuemate versioonide jaoks peate looma Intel Quartus Prime'i projekti enne EMIF-i IP-aadressi ja kujunduse loomistample.

1. Käivitage tarkvara Intel Quartus Prime ja valige File ➤ Uue projekti viisard. Klõpsake nuppu Edasi. Disain ntample Välismälu liideste kiirjuhend Intel Agilex™ FPGA IP
2. Määrake kataloog ( ), Intel Quartus Prime projekti nimi ( ) ja tipptasemel kujundusolemi nimi ( ), mida soovite luua. Klõpsake nuppu Edasi.
3. Veenduge, et valitud on Tühi projekt. Klõpsake kaks korda Next.
4. Valige jaotises Perekond Intel Agilex.
5. Tippige jaotises Nimefilter seadme osa number.
6. Valige jaotises Saadaolevad seadmed sobiv seade.
7. Klõpsake nuppu Lõpeta.

EMIFi IP genereerimine ja konfigureerimine

Järgmised sammud illustreerivad EMIFi IP loomist ja konfigureerimist. See ülevaade loob DDR4 liidese, kuid sammud on sarnased ka teiste protokollide puhul. (Need sammud järgivad IP-kataloogi (eraldi) voogu; kui otsustate selle asemel kasutada platvormi kujundaja (süsteemi) voogu, on sammud sarnased.)

1. IP-kataloogi aknas valige Välismälu liidesed Intel Agilex FPGA IP. (Kui IP-kataloogi akent pole näha, valige View ➤ IP-kataloog.)
2. Sisestage IP-parameetrite redaktoris EMIF-i IP-le olemi nimi (siin sisestatud nimi muutub file IP nimi) ja määrake kataloog. Klõpsake nuppu Loo.
3. Parameetriredaktoril on mitu vahekaarti, kus peate konfigureerima parameetrid, mis kajastavad teie EMIF-i rakendamist.

Intel Agilexi EMIF-i parameetriredaktori juhised
See teema pakub kõrgetasemelisi juhiseid vahekaartide parameetrite muutmiseks Intel Agilex EMIF IP-parameetrite redaktoris.

Tabel 1. EMIFi parameetrite redaktori juhised

Parameetrite redaktori vahekaart	Juhised
Kindral	Veenduge, et järgmised parameetrid on õigesti sisestatud: • Seadme kiirusaste. • Mälu kella sagedus. • PLL-i tugitakti sagedus.
Mälu	• Vaadake oma mäluseadme andmelehte parameetrite sisestamiseks Mälu sakk. • Peaksite sisestama ka ALERT# tihvti kindla asukoha. (Kehtib ainult DDR4 mäluprotokolli puhul.)
Mem I/O	• Esialgse projekti uurimise jaoks võite kasutada seadme vaikesätteid Mem I/O sakk. • Täpsema disaini valideerimise jaoks peaksite optimaalsete lõpetamisseadete tuletamiseks läbi viima plaadi simulatsiooni.
FPGA I/O	• Esialgse projekti uurimise jaoks võite kasutada seadme vaikesätteid FPGA I/O sakk. • Täiustatud disaini valideerimiseks peaksite sobivate I/O standardite valimiseks läbi viima plaadi simulatsiooni seotud IBIS-mudelitega.
Mälu ajastus	• Esialgse projekti uurimise jaoks võite kasutada seadme vaikesätteid Mälu ajastus sakk. • Disaini täpsemaks kinnitamiseks peaksite sisestama parameetrid vastavalt oma mäluseadme andmelehele.
Kontroller	Seadistage kontrolleri parameetrid vastavalt oma mälukontrolleri soovitud konfiguratsioonile ja käitumisele.
Diagnostika	Saate kasutada lehel olevaid parameetreid Diagnostika vahekaart, mis aitab mäluliidest testida ja siluda.
Example Disainid	The Example Disainid vahekaart võimaldab luua kujunduse ntampsünteesiks ja simuleerimiseks. Loodud disain ntample on terviklik EMIF-süsteem, mis koosneb EMIF-i IP-st ja draiverist, mis genereerib mäluliidese kinnitamiseks juhuslikku liiklust.

Üksikasjaliku teabe saamiseks üksikute parameetrite kohta vaadake oma mäluprotokolli vastavat peatükki Intel Agilex FPGA IP kasutusjuhendis Välismälu liidesed.

Sünteesitava EMIF-i disaini genereerimine Example

Intel Agilexi arenduskomplekti puhul piisab, kui jätta enamik Intel Agilexi EMIF IP-seadeid vaikeväärtustele. Sünteesitava kujunduse genereerimiseks ntample, järgige neid samme:

1. On Exampvahekaardil Disainid, veenduge, et ruut Süntees on märgitud.
   • Kui rakendate ühtset liidest, ntample design, seadistage EMIF-i IP ja klõpsake File➤ Salvesta, et salvestada praegune säte kasutaja IP-variatsiooni file ( .ip).
     • Kui rakendate endistampMitme liidesega disainilahenduses määrake soovitud liideste arvule IP-de arv. Näete EMIF-i ID koguarvu, mis on sama, mis valitud IP-de arv. Iga liidese konfigureerimiseks järgige neid samme.
   •  Valige Cal-IP, et määrata liidese ühendus kalibreerimise IP-ga.
   • Seadistage EMIF-i IP vastavalt kõigil vahekaartidel Parameetriredaktori.
   • Tagasi Example Disain ja klõpsake soovitud EMIF-i ID-l Capture.
   • Korrake samme a kuni c kõigi EMIFi ID-de jaoks.
   • Jäädvustatud parameetrite eemaldamiseks võite klõpsata nupul Tühjenda ja korrata samme a–c, et muuta EMIFi IP-d.
   • Klõpsake File➤ Salvesta, et salvestada praegune säte kasutaja IP-variatsiooni file ( .ip).
2. Klõpsake nuppu Genereeri eksample Design akna paremas ülanurgas.
3. Määrake kataloog EMIFi disaini jaoks, ntample ja klõpsake nuppu OK. EMIFi disaini edukas genereerimine ntample loob järgmise fileseatud qii kataloogi.
4. Klõpsake File ➤ IP Parameter Editor Pro aknast väljumiseks Exit. Süsteem küsib: Viimaseid muudatusi pole loodud. Kas luua kohe? Järgmise vooga jätkamiseks klõpsake nuppu Ei.
5. Et avada endineample disain, klõpsake File ➤ Avage projekt ja navigeerige jaotisse /ample_name>/qii/ed_synth.qpf ja klõpsake nuppu Ava.
   Märkus. Disaini koostamise ja programmeerimise kohta teabe saamiseks vtample, viidata
   Intel Agilex EMIF Design Ex. kompileerimine ja programmeerimineample.

Joonis 4. Loodud sünteesitav disain Näidample File Struktuur

Lisateavet kahe või enama välise mäluliidesega süsteemi ehitamise kohta leiate jaotisest Disainilahenduse loomineample mitme EMIF-liidesega, on väljas Intel Agilex FPGA IP kasutusjuhend. Lisateavet mitme liidese silumise kohta leiate jaotisest EMIF-i tööriistakomplekti lubamine olemasolevas kujunduses, Intel Agilex FPGA IP kasutusjuhendis Välismälu liidesed.

Märkus. Kui te ei märgi märkeruutu Simulatsioon või Süntees, sisaldab sihtkataloog ainult Platform Designeri kujundust files, mida Intel Quartus Prime tarkvara otseselt ei kompileeri, kuid mida saate teha view või muutke platvormi kujundajas. Sellises olukorras saate sünteesi ja simulatsiooni loomiseks käivitada järgmised käsud file komplektid.

• Kompileeritava projekti loomiseks peate sihtkataloogis käivitama faili quartus_sh -t make_qii_design.tclscript.
• Simulatsiooniprojekti loomiseks peate sihtkataloogis käivitama skripti quartus_sh -t make_sim_design.tcl.

Märkus. Kui olete loonud kujunduse ntample ja seejärel tehke selles parameetriredaktoris muudatusi, peate kujunduse nt uuesti loomaampet näha oma muudatuste rakendamist. Äsja loodud disain example ei kirjuta üle olemasolevat kujundust example files.

EMIFi disainilahenduse loomineample simulatsiooni jaoks

Intel Agilexi arenduskomplekti puhul piisab, kui jätta enamik Intel Agilexi EMIF IP-seadeid vaikeväärtustele. Disaini genereerimiseks ntampsimuleerimiseks järgige neid samme:

1. On Exampvahekaardil Disainid, veenduge, et ruut Simulatsioon oleks märgitud. Valige ka vajalik Simulatsiooni HDL-vorming, kas Verilog või VHDL.
2. Konfigureerige EMIF-i IP ja klõpsake nuppu File ➤ Salvesta, et salvestada praegune säte kasutaja IP-variatsiooni file ( .ip).
3. Klõpsake nuppu Genereeri eksample Design akna paremas ülanurgas.
4. Määrake kataloog EMIFi disaini jaoks, ntample ja klõpsake nuppu OK. EMIFi disaini edukas genereerimine ntample loob mitu file komplektid erinevatele toetatud simulaatoritele sim/ed_sim kataloogis.
5. Klõpsake File ➤ IP Parameter Editor Pro aknast väljumiseks Exit. Süsteem küsib: Viimaseid muudatusi pole loodud. Kas luua kohe? Järgmise vooga jätkamiseks klõpsake nuppu Ei.

Loodud simulatsioonikujundus, ntample File Struktuur

Märkus. Välismälu liidesed Intel Agilex FPGA IP toetab praegu ainult VCS-i, ModelSimi/QuestaSimi ja Xceliumi simulaatoreid. Täiendav simulaatori tugi on kavandatud tulevastes väljaannetes.

Märkus. Kui te ei märgi märkeruutu Simulatsioon või Süntees, sisaldab sihtkataloog ainult Platform Designeri kujundust files, mida Intel Quartus Prime tarkvara otseselt ei kompileeri, kuid mida saate teha view või muutke platvormi kujundajas. Sellises olukorras saate sünteesi ja simulatsiooni loomiseks käivitada järgmised käsud file komplektid.

• Kompileeritava projekti loomiseks peate sihtkataloogis käivitama skripti quartus_sh -t make_qii_design.tcl.
• Simulatsiooniprojekti loomiseks peate sihtkataloogis käivitama skripti quartus_sh -t make_sim_design.tcl.

Märkus. Kui olete loonud kujunduse ntample ja seejärel tehke selles parameetriredaktoris muudatusi, peate kujunduse nt uuesti loomaampet näha oma muudatuste rakendamist. Äsja loodud disain example ei kirjuta üle olemasolevat kujundust example files.

Simulatsioon versus riistvara juurutamine
Välise mälu liidese simuleerimiseks saate IP genereerimise ajal valida vahekaardil Diagnostika kas kalibreerimise vahelejätmise või täieliku kalibreerimise.

EMIFi simulatsioonimudelid
See tabel võrdleb vahelejätmise kalibreerimise ja täiskalibreerimise mudelite omadusi.

Tabel 2. EMIF-i simulatsioonimudelid: Kalibreerimise vahelejätmine versus täiskalibreerimine

Jäta kalibreerimine vahele	Täielik kalibreerimine
Süsteemitaseme simulatsioon, mis keskendub kasutaja loogikale.	Mälu liidese simulatsioon, mis keskendub kalibreerimisele.
Kalibreerimise üksikasju ei salvestata.	Jäädvustab kõik stages kalibreerimisest.
Võimalus andmeid salvestada ja hankida.	Sisaldab nivelleerimist, bittide kallutamist jne.
Esindab täpset tõhusust.
Ei arvesta laua viltu.

RTL-i simulatsioon versus riistvara juurutamine
See tabel toob esile peamised erinevused EMIF-i simulatsiooni ja riistvara rakendamise vahel.

Tabel 3. EMIF RTL-i simulatsioon versus riistvara rakendamine

RTL-i simulatsioon	Riistvara juurutamine
Nios® initsialiseerimis- ja kalibreerimiskood käitatakse paralleelselt.	Nios initsialiseerimis- ja kalibreerimiskood käivitatakse järjestikku.
Liidesed kinnitavad simulatsioonis samaaegselt signaali cal_done.	Fitter toimingud määravad kalibreerimise järjekorra ja liidesed ei kinnita cal_done samaaegselt.

Peaksite oma disainirakenduse jaoks käivitama RTL-i simulatsioonid, mis põhinevad liiklusmustritel. Pange tähele, et RTL-i simulatsioon ei modelleeri PCB jälgimise viivitusi, mis võivad põhjustada lahknevuse latentsuses RTL-i simulatsiooni ja riistvararakenduse vahel.

 Välise mäluliidese IP simuleerimine ModelSimiga
See protseduur näitab, kuidas simuleerida EMIFi disaini ntample.

1. Käivitage Mentor Graphics* ModelSim tarkvara ja valige File ➤ Muuda kataloogi. Liikuge loodud kujunduses nt kataloogi sim/ed_sim/mentorample kaust.
2. Veenduge, et ekraani allosas kuvatakse aken Transkriptsioon. Kui ärakirja akent pole näha, kuvage see klõpsates View ➤ Ärakiri.
3. Käivitage aknas Transkriptsioon allikas msim_setup.tcl.
4. Pärast lähtekoodi msim_setup.tcl käitamise lõpetamist käivitage transkriptsiooniaknas käsk ld_debug.
5. Kui ld_debug on töötamise lõpetanud, veenduge, et kuvatakse objektide aken. Kui objektide akent pole näha, kuvage see klõpsates View ➤ Objektid.
6. Valige aknas Objektid signaalid, mida soovite simuleerida, paremklõpsates ja valides Lisa laine.
7. Kui olete simulatsiooniks signaalide valimise lõpetanud, käivitage aknas Transkriptsioon käsk run -all. Simulatsioon kestab kuni selle lõpuni.
8. Kui simulatsioon pole nähtav, klõpsake nuppu View ➤ Laine.

Pin paigutus Intel Agilex EMIF IP jaoks
See teema annab juhiseid nööpnõelade paigutamiseks.

Läbiview
Intel Agilexi FPGA-del on järgmine struktuur:

• Iga seade sisaldab kuni 8 I/O panka.
• Iga I/O pank sisaldab 2 alam-I/O panka.
• Iga alam-I/O pank sisaldab 4 rada.
• Iga rada sisaldab 12 üldotstarbelist I/O (GPIO) kontakti.

Üldised tihvtide juhised
Järgmised on üldised pin-juhised.

Märkus. Üksikasjalikuma PIN-teabe saamiseks vaadake jaotist Intel Agilex FPGA EMIF IP-pinn ja ressursside planeerimine oma välismäluprotokolli protokollispetsiifilises peatükis Intel Agilex FPGA IP kasutusjuhendis Välismälu liidesed.

• Veenduge, et antud välise mäluliidese kontaktid asuvad samal I/O real.
• Liidesed, mis hõlmavad mitut panka, peavad vastama järgmistele nõuetele.
  •  Pangad peavad olema üksteise kõrval. Teavet naaberpankade kohta leiate teemast EMIF Architecture: I/O Bank Intel Agilex FPGA IP User Guide External Memory Interfaces.
•  Kõik aadressid ja käsud ning nendega seotud kontaktid peavad asuma ühes alampangas.
• Aadressi, käsu- ja andmeviigud võivad alampanka jagada järgmistel tingimustel.
  • Aadressi, käsu- ja andmeviigud ei saa sisend- ja väljundrada jagada.
  • Ainult aadressi- ja käsupangas olev kasutamata sisend-/väljundrada võib sisaldada andmekontakte.

Tabel 4. Üldised tihvtide piirangud

Signaali tüüp	Piirang
Data Strobe	Kõik DQ rühma kuuluvad signaalid peavad asuma samal I/O rajal.
Andmed	Seotud DQ-viigud peavad asuma samas I/O-rajas. Protokollide puhul, mis ei toeta kahesuunalisi andmeliine, tuleks lugemissignaalid rühmitada kirjutussignaalidest eraldi.
Aadress ja käsk	Aadressi ja käsunõelad peavad asuma I/O alampanga eelmääratletud asukohtades.

Märkus. Üksikasjalikuma PIN-teabe saamiseks vaadake jaotist Intel Agilex FPGA EMIF IP-pinn ja ressursside planeerimine oma välismäluprotokolli protokollispetsiifilises peatükis Intel Agilex FPGA IP kasutusjuhendis Välismälu liidesed.

• Veenduge, et antud välise mäluliidese kontaktid asuvad samal I/O real.
• Liidesed, mis hõlmavad mitut panka, peavad vastama järgmistele nõuetele.
  • Pangad peavad olema üksteise kõrval. Teavet naaberpankade kohta leiate teemast EMIF Architecture: I/O Bank Intel Agilex FPGA IP User Guide External Memory Interfaces.
• Kõik aadressid ja käsud ning nendega seotud kontaktid peavad asuma ühes alampangas.
• Aadressi, käsu- ja andmeviigud võivad alampanka jagada järgmistel tingimustel.
  • Aadressi, käsu- ja andmeviigud ei saa sisend- ja väljundrada jagada.
  • Ainult aadressi- ja käsupangas olev kasutamata sisend-/väljundrada võib sisaldada andmekontakte.

Disaini eks. loomineampTG konfiguratsioonivalikuga

Loodud EMIF-i disain ntample sisaldab liikluse generaatori plokki (TG). Vaikimisi on disain ntample kasutab lihtsat TG-plokki (altera_tg_avl), mida saab lähtestada ainult selleks, et taaskäivitada kõvasti kodeeritud liiklusmuster. Vajadusel võite selle asemel lubada konfigureeritava liiklusgeneraatori (TG2). Konfigureeritavas liikluse generaatoris (TG2) (altera_tg_avl_2) saate liiklusmustrit reaalajas konfigureerida juhtregistrite kaudu – see tähendab, et liiklusmustri muutmiseks või taaskäivitamiseks ei pea te kujundust uuesti kompileerima. See liiklusgeneraator tagab täpse kontrolli EMIF-i juhtimisliidese kaudu saadetava liikluse tüübi üle. Lisaks pakub see olekuregistreid, mis sisaldavad üksikasjalikku teavet rikke kohta.

Liiklusgeneraatori lubamine disainilahenduses Example

Konfigureeritava liikluse generaatori saate lubada EMIF-i parameetriredaktori vahekaardilt Diagnostika. Konfigureeritava liiklusgeneraatori lubamiseks lülitage vahekaardil Diagnostika sisse suvand Kasuta konfigureeritavat Avaloni liiklusgeneraatorit 2.0.

Joonis 6.

• Võite vaikeliiklusmustri keelatatage või kasutaja konfigureeritud liiklus stage, kuid teil peab olema vähemalt üks stage lubatud. Teabe saamiseks nende stage, vaadake jaotist Vaikimisi liiklusmuster ja kasutaja konfigureeritud liiklusmuster Intel Agilex FPGA IP kasutusjuhendis Välismälu liidesed.
• TG2 testi kestuse parameeter rakendub ainult vaikeliiklusmustrile. Saate valida lühikese, keskmise või lõpmatu testi kestuse.
• TG2 konfiguratsiooniliidese režiimi parameetri jaoks saate valida ühe kahest väärtusest:
  • JTAG: Võimaldab kasutada süsteemikonsoolis GUI-d. Lisateavet leiate jaotisest Liiklusgeneraatori konfiguratsiooniliides Intel Agilex FPGA IP kasutusjuhendis Välismälu liidesed.
  • Eksport: Võimaldab kasutada kohandatud RTL-loogikat liiklusmustri juhtimiseks.

Disaini kasutamine Example EMIF-i silumistööriistakomplektiga

Enne EMIF-i silumistööriistade komplekti käivitamist veenduge, et olete oma seadme programmeerimisega konfigureerinud file millel on lubatud EMIF-i silumistööriist. EMIF-i silumistööriistakomplekti käivitamiseks toimige järgmiselt.

1. Avage Intel Quartus Prime tarkvaras süsteemikonsool, valides Tööriistad ➤ Süsteemi silumistööriistad ➤ Süsteemikonsool.
2. [Jätke see samm vahele, kui teie projekt on Intel Quartus Prime'i tarkvaras juba avatud.] Laadige süsteemikonsoolis SRAM-objekt file (.sof), millega plaadi programmeerisite (nagu on kirjeldatud jaotises EMIF-i silumistööriistakomplekti kasutamise eeltingimused, Intel Agilex FPGA IP kasutusjuhend).
3. Valige silumiseks eksemplarid.
4. Valige EMIF-i kalibreerimise silumise tööriistakomplekt EMIF-i kalibreerimise silumiseks, nagu on kirjeldatud jaotises Disaini eksemplari loomineample kalibreerimise silumise valikuga. Teise võimalusena valige liikluse generaatori silumiseks EMIF TG Configuration Toolkit, nagu on kirjeldatud jaotises Disaineksemplari loomineampTG konfiguratsioonivalikuga.
5. Põhilehe avamiseks klõpsake nuppu Open Toolkit view EMIFi silumistööriistade komplektist.
6. Kui programmeeritud kujunduses on mitu EMIF-i eksemplari, valige veerg (tee JTAG master) ja EMIF-i eksemplari mäluliidese ID, mille jaoks tööriistakomplekt aktiveerida.
7. Klõpsake nuppu Aktiveeri liides, et lubada tööriistakomplektil lugeda liidese parameetreid ja kalibreerimisolekut.
8. Peate siluma ühe liidese korraga; Seetõttu peate kujunduses mõne teise liidesega ühenduse loomiseks esmalt praeguse liidese deaktiveerima.

Järgmised on exampEMIF Calibration Debug Toolkit ja EMIF TG Configuration Toolkit aruannetest: vastavalt.

Märkus. Lisateavet kalibreerimise silumise kohta leiate jaotisest Silumine välismälu liidese silumistööriistakomplektiga, mis on väljas Intel Agilex FPGA IP kasutusjuhend Välismälu liidesed.

Märkus. Lisateavet liiklusgeneraatori silumise kohta leiate jaotisest Liiklusgeneraatori konfiguratsiooni kasutajaliides Intel Agilex FPGA IP kasutusjuhendis Välismälu liidesed.

Disain ntample Välismälu liideste kirjeldus Intel Agilex FPGA IP

EMIF-i IP parameetrite määramisel ja genereerimisel saate määrata, et süsteem loob kataloogid simuleerimiseks ja sünteesiks file komplekti ja genereerida file seab automaatselt. Kui valite jaotises Näit. Simulatsioon või Sünteesample Kujundus Files on Exampvahekaardil Disainid, loob süsteem täieliku simulatsiooni file komplekt või täielik süntees file seatud vastavalt teie valikule.

Sünteesi disain ntample
Sünteesi disain ntample sisaldab alloleval joonisel näidatud peamisi plokke.

• Liiklusgeneraator, mis on sünteesitav Avalon®-MM example draiver, mis rakendab pseudojuhusliku lugemise ja kirjutamise mustri parameetritega arvule aadressidele. Liiklusgeneraator jälgib ka mälust loetud andmeid tagamaks, et need ühtivad kirjutatud andmetega, ja kinnitab muul juhul tõrke.
• Mälu liidese eksemplar, mis sisaldab:
  • Mälukontroller, mis modereerib Avalon-MM liidese ja AFI liidese vahel.
  • PHY, mis toimib liidesena mälukontrolleri ja väliste mäluseadmete vahel lugemis- ja kirjutamistoimingute tegemiseks.

Joonis 7. Sünteesi disain Näidample

Märkus. Kui üks või mitu PLL-i ühiskasutusrežiimi, DLL-i ühiskasutusrežiimi või OCT-jagamisrežiimi parameetrit on seatud mis tahes muule väärtusele peale No Sharing, on sünteesi kujundus nt.ample sisaldab kahte liikluse generaatori/mälu liidese eksemplari. Kaks liiklusgeneraatori/mälu liidese eksemplari on seotud ainult jagatud PLL/DLL/OCT ühendustega, nagu on määratletud parameetrite sätetes. Liiklusgeneraatori/mälu liidese eksemplarid näitavad, kuidas saate selliseid ühendusi oma kujunduses luua.

Simulatsiooni disain ntample
Simulatsiooni disain ntample sisaldab peamisi plokke, mis on näidatud järgmisel joonisel.

• Sünteesi disaini näide, ntample. Nagu eelmises jaotises kirjeldatud, on sünteesi kujundus example sisaldab liiklusgeneraatorit, kalibreerimiskomponenti ja mäluliidese eksemplari. Need plokid kasutavad vaikimisi abstraktseid simulatsioonimudeleid, kui see on kiire simulatsiooni jaoks vajalik.
• Mälumudel, mis toimib üldise mudelina, mis järgib mäluprotokolli spetsifikatsioone. Sageli pakuvad mälumüüjad oma konkreetsete mälukomponentide jaoks simulatsioonimudeleid, mille saate nendelt alla laadida websaidid.
• Olekukontroll, mis jälgib välise mäluliidese IP ja liiklusgeneraatori olekusignaale, et anda märku üldisest läbimise või ebaõnnestumise seisundist.

Joonis 10. Simulatsiooni disain Näitample

Example Disainide liidese vahekaart
Parameetriredaktor sisaldab Example Disainide vahekaart, mis võimaldab teil parameetreid määrata ja luua oma disaini ntampvähem.

Välismälu liidesed Intel Agilex FPGA IP Design Example Kasutusjuhend Arhiivid

IP-versioonid on samad, mis Intel Quartus Prime Design Suite'i tarkvaraversioonid kuni v19.1-ni. Alates Intel Quartus Prime Design Suite tarkvara versioonist 19.2 või uuemast on IP-del uus IP-versiooniskeem. Kui IP-tuumaversiooni loendis pole, kehtib eelmise IP-tuumaversiooni kasutusjuhend.

IP Core versioon	Kasutusjuhend
2.4.0	Välismälu liidesed Intel Agilex FPGA IP Design Example Kasutusjuhend Arhiivid
2.3.0	Välismälu liidesed Intel Agilex FPGA IP Design Example Kasutusjuhend Arhiivid
2.3.0	Välismälu liidesed Intel Agilex FPGA IP Design Example Kasutusjuhend Arhiivid
2.1.0	Välismälu liidesed Intel Agilex FPGA IP Design Example Kasutusjuhend Arhiivid
19.3	Välismälu liidesed Intel Agilex FPGA IP Design Example Kasutusjuhend Arhiivid

Välismälu liideste dokumendi läbivaatamise ajalugu Intel Agilex FPGA IP Design Example Kasutusjuhend

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
2021.06.21	21.2	2.4.2	Aastal Disain ntample Quick Start peatükk: • Lisas märkuse Intel Agilex EMIF Design Ex. kompileerimine ja programmeerimineample teema. • Muudetud pealkirja Disaini eks. loomineample kalibreerimise silumise valikuga teema. • Lisatud Disaini eks. loomineampTG konfiguratsioonivalikuga ja Liiklusgeneraatori lubamine disainilahenduses Example teemasid. • Muudetud samme 2, 3 ja 4, värskendatud mitmeid jooniseid ja lisatud märkus Disaini kasutamine Example EMIF-i silumistööriistakomplektiga teema.
2021.03.29	21.1	2.4.0	Aastal Disain ntample Quick Start peatükk: • Lisas märkuse Sünteesitava EMIF-i disaini genereerimine Example ja EMIFi disainilahenduse loomineample simulatsiooni jaoks teemasid. • Uuendati File Struktuuriskeem EMIFi disainilahenduse loomineample simulatsiooni jaoks teema.
2020.12.14	20.4	2.3.0	Aastal Disain ntample Quick Start peatükis tegi järgmised muudatused: • Uuendati Sünteesitava EMIF-i disaini genereerimine Example teema, et hõlmata mitmest EMIF-ist koosnevad kujundused. • Värskendati 3. sammu joonist dokumendis EMIFi disainilahenduse loomineample simulatsiooni jaoks teema.
2020.10.05	20.3	2.3.0	Aastal Disain ntample kiirjuhend peatükis tegi järgmised muudatused: • Sisse EMIF projekti loomine, värskendas pilti sammus 6. • Sisse Sünteesitava EMIF-i disaini genereerimine Example, värskendas joonist sammus 3. • Sisse EMIFi disainilahenduse loomineample simulatsiooni jaoks, värskendas joonist sammus 3. • Sisse Simulatsioon versus riistvara juurutamine, parandas väikese kirjavea teises tabelis. • Sisse Disaini kasutamine Example EMIF-i silumistööriistakomplektiga, muudetud sammu 6, lisatud sammud 7 ja 8.
jätkus…

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
2020.04.13	20.1	2.1.0	• Aastal Umbes peatükis, muutis tabelit Väljalaske teave teema. • Aastal Disain ntample kiirjuhend peatükk: — Muudetud 7. samm ja sellega seotud kujutis Sünteesitava EMIF-i disaini genereerimine Example teema. — muudetud Disaini loomine Example silumisvalikuga teema. — muudetud Disaini kasutamine Example EMIF-i silumistööriistakomplektiga teema.
2019.12.16	19.4	2.0.0	• Aastal Disain ntample Quick Start peatükk: — Uuendati illustratsiooni 6. sammus EMIF projekti loomine teema. — Uuendati illustratsiooni 4. sammus Sünteesitava EMIF-i disaini genereerimine Example teema. — Uuendati illustratsiooni 4. sammus EMIFi disainilahenduse loomineample simulatsiooni jaoks teema. — Muudetud 5. etappi EMIFi disainilahenduse loomineample simulatsiooni jaoks teema. — muudetud Üldised tihvtide juhised ja Kõrvalolevad pangad jaotised Pin paigutus Intel Agilex EMIF IP jaoks teema.
2019.10.18	19.3		• Aastal EMIF projekti loomine teema, uuendas pilti punktiga 6. • Aastal EMIFi IP genereerimine ja konfigureerimine teema, värskendas joonist sammuga 1. • Tabelis Intel Agilexi EMIF-i parameetriredaktori juhised teema muutis kirjeldust juhatus sakk. • Aastal Sünteesitava EMIF-i disaini genereerimine Example ja EMIFi disainilahenduse loomineample simulatsiooni jaoks teemasid, värskendas pilti iga teema 3. sammus. • Aastal EMIFi disainilahenduse loomineample simulatsiooni jaoks teema, uuendatud Loodud simulatsioonikujundus, ntample File Struktuur joonist ja muutis joonisele järgnevat märkust. • Aastal Sünteesitava EMIF-i disaini genereerimine Example teema, lisatud samm ja joonis mitme liidese jaoks.
2019.07.31	19.2	1.2.0	• Lisatud Teave välismälu liideste kohta Intel Agilex FPGA IP peatükk ja väljalaseteave. • Uuendatud kuupäevad ja versiooninumbrid. • Väike täiendus Sünteesi disain ntample joonisel Sünteesi disain ntample teema.
2019.04.02	19.1		• Esialgne väljalase.

Välismälu liideste dokumendi läbivaatamise ajalugu Intel Agilex FPGA IP Design Example Kasutusjuhend

Dokumendid / Ressursid

Intel UG-20219 välismälu liidesed Intel Agilex FPGA IP Design Example [pdfKasutusjuhend UG-20219 välismälu liidesed Intel Agilex FPGA IP Design Example, UG-20219, välismälu liidesed Intel Agilex FPGA IP Design Example, liidesed Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Viited

• Kasutusjuhend