UG-20219 Гадаад санах ойн интерфейс Intel Agilex FPGA IP Design Example
Гадаад санах ойн интерфейсийн тухай Intel® Agilexâ„¢ FPGA IP
Мэдээлэл гаргах
IP хувилбарууд нь Intel® Quartus® Prime Design Suite програм хангамжийн v19.1 хүртэлх хувилбаруудтай ижил байна. Intel Quartus Prime Design Suite програм хангамжийн 19.2 буюу түүнээс хойшхи хувилбараас эхлэн IP цөм нь шинэ IP хувилбарын схемтэй болсон. IP хувилбарын схемийн (XYZ) дугаар нь нэг програм хангамжийн хувилбараас нөгөөд шилждэг. Өөрчлөлт:
- X нь IP-ийн томоохон засварыг харуулж байна. Хэрэв та Intel Quartus Prime программ хангамжаа шинэчилсэн бол IP-г дахин үүсгэх ёстой.
- Y нь IP нь шинэ боломжуудыг агуулж байгааг харуулж байна. Эдгээр шинэ боломжуудыг оруулахын тулд өөрийн IP-г сэргээнэ үү.
- Z нь IP-д бага зэргийн өөрчлөлт орсон байгааг харуулж байна. Эдгээр өөрчлөлтүүдийг оруулахын тулд өөрийн IP-г сэргээнэ үү.
Зүйл Тодорхойлолт IP хувилбар 2.4.2 Intel Quartus Prime 21.2 Гарсан огноо 2021.06.21
Дизайн Example Гадаад санах ойн интерфейс Intel Agilex™ FPGA IP-д зориулсан хурдан эхлүүлэх гарын авлага
Автоматжуулсан дизайн өмнөхample flow нь Intel Agilex™ гадаад санах ойн интерфэйсүүдэд боломжтой. The Generate Example Designs товчлуур дээр Example Designs таб нь синтез болон симуляцийн дизайныг тодорхойлж, үүсгэх боломжийг олгодогample file EMIF IP-ээ баталгаажуулахад ашиглаж болох багцууд. Та дизайныг гаргаж болноampIntel FPGA хөгжүүлэлтийн хэрэгсэл эсвэл таны үүсгэсэн аливаа EMIF IP-д тохирох le. Та хуучин загварыг ашиглаж болноample таны үнэлгээнд туслах, эсвэл өөрийн системийн эхлэх цэг болгон.
Ерөнхий дизайн Example Ажлын урсгалууд
EMIF төслийг бий болгох
Intel Quartus Prime программ хангамжийн 17.1 ба түүнээс дээш хувилбарын хувьд та EMIF IP болон дизайны өмнөх загвар үүсгэхээсээ өмнө Intel Quartus Prime төслийг үүсгэх ёстой.ample.
- Intel Quartus Prime програмыг ажиллуулаад сонгоно уу File ➤ Төслийн шинэ шидтэн. Дараах товчийг дарна уу. Дизайн Example Гадаад санах ойн интерфейс Intel Agilex™ FPGA IP-д зориулсан хурдан эхлүүлэх гарын авлага
- директор зааж өгөх ( ), Intel Quartus Prime төслийн нэр ( ) болон дээд түвшний дизайны байгууллагын нэр ( ) таны үүсгэхийг хүсч буй зүйл. Дараах товчийг дарна уу.
- Хоосон төсөл сонгогдсон эсэхийг шалгана уу. Дараа нь хоёр удаа дарна уу.
- Гэр бүл дотроос Intel Agilex-г сонгоно уу.
- Нэрийн шүүлтүүр доор төхөөрөмжийн хэсгийн дугаарыг бичнэ үү.
- Боломжтой төхөөрөмжүүдийн доор тохирох төхөөрөмжийг сонгоно уу.
- Finish дээр дарна уу.
EMIF IP үүсгэх ба тохируулах
Дараах алхмууд нь EMIF IP-г хэрхэн үүсгэх, тохируулахыг харуулж байна. Энэхүү заавар нь DDR4 интерфэйсийг үүсгэдэг боловч бусад протоколуудын хувьд алхамууд нь ижил байна. (Эдгээр алхмууд нь IP Каталогийн (бие даасан) урсгалыг дагаж мөрддөг; хэрвээ та оронд нь Платформ зохион бүтээгчийн (систем) урсгалыг ашиглахаар сонгосон бол алхамууд нь ижил төстэй байна.)
- IP каталогийн цонхноос External Memory Interfaces Intel Agilex FPGA IP-г сонгоно уу. (Хэрэв IP каталогийн цонх харагдахгүй байвал сонгоно уу View ➤ IP каталог.)
- IP Parameter Editor-д EMIF IP-д зориулсан байгууллагын нэрийг оруулна уу (таны энд оруулсан нэр нь дараах болно. file IP нэр) болон лавлахыг зааж өгнө үү. Үүсгэх дээр дарна уу.
- Параметр засварлагч нь EMIF-ийн хэрэгжилтийг тусгахын тулд параметрүүдийг тохируулах шаардлагатай олон цонхтой.
Intel Agilex EMIF параметр засварлагчийн удирдамж
Энэ сэдэв нь Intel Agilex EMIF IP параметрийн засварлагч дахь табуудыг параметржүүлэх өндөр түвшний удирдамжийг өгдөг.
Хүснэгт 1. EMIF параметр засварлагчийн удирдамж
| Параметр засварлагч таб | Удирдамж |
| Генерал | Дараах параметрүүдийг зөв оруулсан эсэхийг шалгана уу.
• Төхөөрөмжийн хурдны зэрэг. • Санах ойн цагийн давтамж. • PLL лавлах цагийн давтамж. |
| Санах ой | • Санах ойн төхөөрөмжийнхөө өгөгдлийн хуудаснаас параметрүүдийг дээр нь оруулна уу Санах ой таб.
• Та мөн ALERT# пин-ийн тодорхой байршлыг оруулах хэрэгтэй. (Зөвхөн DDR4 санах ойн протоколд хамаарна.) |
| Mem I/O | • Төслийн анхан шатны судалгаанд та үндсэн тохиргоог ашиглаж болно
Mem I/O таб. • Нарийвчилсан дизайны баталгаажуулалтын хувьд та төгсгөлийн оновчтой тохиргоог гаргахын тулд самбарын симуляци хийх хэрэгтэй. |
| FPGA I/O | • Төслийн анхан шатны судалгаанд та үндсэн тохиргоог ашиглаж болно
FPGA I/O таб. • Нарийвчилсан дизайны баталгаажуулалтын хувьд та тохирох I/O стандартыг сонгохын тулд холбогдох IBIS загваруудтай самбарын симуляци хийх хэрэгтэй. |
| Mem Timeing | • Төслийн анхан шатны судалгаанд та үндсэн тохиргоог ашиглаж болно
Mem Timeing таб. • Нарийвчилсан дизайны баталгаажуулалт хийхийн тулд та санах ойн төхөөрөмжийн мэдээллийн хуудасны дагуу параметрүүдийг оруулах хэрэгтэй. |
| Хянагч | Санах ойн хянагчдаа хүссэн тохиргоо болон үйлдлийн дагуу хянагчийн параметрүүдийг тохируулна уу. |
| Оношлогоо | Та дээрх параметрүүдийг ашиглаж болно Оношлогоо Таны санах ойн интерфейсийг турших, дибаг хийхэд туслах таб. |
| Example Designs | The Example Designs tab нь танд дизайн үүсгэх боломжийг олгодогampсинтез болон симуляцид зориулагдсан. Үүсгэсэн загвар өмнөхample нь EMIF IP болон санах ойн интерфейсийг баталгаажуулах санамсаргүй урсгалыг үүсгэдэг драйвераас бүрдсэн иж бүрэн EMIF систем юм. |
Хувь хүний параметрүүдийн талаарх дэлгэрэнгүй мэдээллийг Intel Agilex FPGA IP хэрэглэгчийн гарын авлагын Гадаад санах ойн интерфейсийн санах ойн протоколд тохирох бүлгээс үзнэ үү.
Синтез хийх боломжтой EMIF загварыг бий болгох Example
Intel Agilex хөгжүүлэлтийн иж бүрдэлийн хувьд Intel Agilex EMIF IP тохиргооны ихэнхийг үндсэн утгаараа үлдээхэд хангалттай. Синтез хийх боломжтой загварыг бий болгохын тулд жишээлбэлample, дараах алхмуудыг дагана уу:
- Экс дээрample Дизайн таб, Синтезийн нүдийг чагтална уу.
- Хэрэв та нэг интерфэйсийг хэрэгжүүлж байгаа бол жишээлбэлample дизайн, EMIF IP-г тохируулаад дарна уу File➤ Одоогийн тохиргоог хэрэглэгчийн IP хувилбарт хадгалахын тулд хадгал file ( .ip).
- Хэрэв та экс хэрэгжүүлж байгаа болampОлон интерфэйс бүхий дизайнтай бол хүссэн интерфэйсийн тоонд IP-ийн тоог зааж өгнө үү. Та сонгосон IP-ийн тоотой ижил EMIF ID-ийн нийт тоог харж болно. Интерфейс бүрийг тохируулахын тулд дараах алхмуудыг дагана уу:
- Калибровкийн IP-тэй интерфейсийн холболтыг зааж өгөхийн тулд Cal-IP-г сонгоно уу.
- Параметр засварлагчийн бүх таб дээр EMIF IP-г тохируулна уу.
- Экс-руу буцахample Дизайн таб болон хүссэн EMIF ID дээр Capture дээр дарна уу.
- Бүх EMIF ID-ийн хувьд a-аас c хүртэлх алхамыг давтана уу.
- Та Clear товчийг дарж авсан параметрүүдийг устгаж, EMIF IP-д өөрчлөлт оруулахын тулд a-c алхамыг давтаж болно.
- дарна уу File➤ Одоогийн тохиргоог хэрэглэгчийн IP хувилбарт хадгалахын тулд хадгал file ( .ip).
- Хэрэв та нэг интерфэйсийг хэрэгжүүлж байгаа бол жишээлбэлample дизайн, EMIF IP-г тохируулаад дарна уу File➤ Одоогийн тохиргоог хэрэглэгчийн IP хувилбарт хадгалахын тулд хадгал file ( .ip).
- Ex Generate дээр дарна ууample Дизайныг цонхны баруун дээд буланд байрлуулна.
- EMIF дизайны лавлахыг зааж өгнө үүample болон OK дарна уу. EMIF дизайныг амжилттай бүтээсэн example дараахыг үүсгэнэ fileqii лавлах дор тохируулна.
- дарна уу File ➤ Гарах бол IP Parameter Editor Pro цонхноос гарах. Системээс "Сүүлийн өөрчлөлтүүд хийгдээгүй байна" гэж мэдэгдэнэ. Одоо үүсгэх үү? Дараагийн урсгалыг үргэлжлүүлэхийн тулд Үгүй дээр дарна уу.
- Эксийг нээхийн тулдample дизайн, товшино уу File ➤ Төслийг нээгээд, руу очно уу /ample_name>/qii/ed_synth.qpf болон Нээх дээр дарна уу.
Жич: Дизайныг эмхэтгэх, програмчлах талаар мэдээлэл авахыг хүсвэл example, лавлана уу
Intel Agilex EMIF Design Ex-ийг эмхэтгэх, програмчлахample.
Зураг 4. Үүсгэсэн нийлэгжүүлсэн загвар Example File Бүтэц
Хоёр буюу түүнээс дээш гадаад санах ойн интерфейстэй системийг бүтээх талаар мэдээлэл авахыг хүсвэл Дизайныг үүсгэх жишээнээс үзнэ үүampОлон EMIF интерфэйстэй, Гадаад санах ойн интерфейсийн Intel Agilex FPGA IP хэрэглэгчийн гарын авлагад. Олон интерфэйсийг дибаг хийх талаар мэдээлэл авахыг хүсвэл Intel Agilex FPGA IP хэрэглэгчийн гарын авлагын Гадаад санах ойн интерфейсийн одоо байгаа загварт EMIF хэрэгслийн хэрэгслийг идэвхжүүлэх хэсгээс үзнэ үү.
Жич: Хэрэв та Simulation эсвэл Synthesis-ийн хайрцгийг сонгохгүй бол очих лавлах нь зөвхөн Платформ дизайнерын загварыг агуулна. files, тэдгээрийг Intel Quartus Prime программ хангамжаар шууд хөрвүүлэх боломжгүй, гэхдээ та үүнийг хийх боломжтой view эсвэл Платформ дизайнер дээр засварлана уу. Энэ тохиолдолд та синтез болон симуляци үүсгэхийн тулд дараах тушаалуудыг ажиллуулж болно file багц.
- Эмхэтгэх боломжтой төсөл үүсгэхийн тулд та очих газрын лавлахдаа quartus_sh -t make_qii_design.tclscript-г ажиллуулах ёстой.
- Симуляцийн төсөл үүсгэхийн тулд та quartus_sh -t make_sim_design.tcl скриптийг очих директорт ажиллуулах ёстой.
Жич: Хэрэв та дизайныг бүтээсэн бол эксample, дараа нь параметр засварлагч нь үүн дээр өөрчлөлт оруулах, Та дизайныг дахин сэргээх ёстой exampӨөрчлөлтүүд тань хэрэгжиж байгааг харах боломжтой. Шинээр бүтээгдсэн загвар эксample одоо байгаа дизайныг дарж бичдэггүй example files.
EMIF дизайныг бий болгох ExampСимуляцид зориулсан le
Intel Agilex хөгжүүлэлтийн иж бүрдэлийн хувьд Intel Agilex EMIF IP тохиргооны ихэнхийг үндсэн утгаараа үлдээхэд хангалттай. Дизайныг бий болгохын тулд exampсимуляцийн хувьд дараах алхмуудыг дагана уу:
- Экс дээрample Designs tab дээр Simulation хайрцгийг чагтална уу. Мөн Verilog эсвэл VHDL гэсэн шаардлагатай Simulation HDL форматыг сонго.
- EMIF IP-г тохируулаад дарна уу File ➤ Одоогийн тохиргоог хэрэглэгчийн IP хувилбарт хадгалахын тулд хадгал file ( .ip).
- Ex Generate дээр дарна ууample Дизайныг цонхны баруун дээд буланд байрлуулна.
- EMIF дизайны лавлахыг зааж өгнө үүample болон OK дарна уу. EMIF дизайныг амжилттай бүтээсэн example олон үүсгэдэг file sim/ed_sim лавлах дор дэмжигдсэн төрөл бүрийн симуляторуудад зориулсан багц.
- дарна уу File ➤ Гарах бол IP Parameter Editor Pro цонхноос гарах. Системээс "Сүүлийн өөрчлөлтүүд хийгдээгүй байна" гэж мэдэгдэнэ. Одоо үүсгэх үү? Дараагийн урсгалыг үргэлжлүүлэхийн тулд Үгүй дээр дарна уу.
Үүсгэсэн загварчлалын загвар Example File Бүтэц
Жич: Гадаад санах ойн интерфейс Intel Agilex FPGA IP нь одоогоор зөвхөн VCS, ModelSim/QuestaSim болон Xcelium симуляторуудыг дэмждэг. Ирээдүйн хувилбаруудад симуляторын нэмэлт дэмжлэг үзүүлэхээр төлөвлөж байна.
Жич: Хэрэв та Simulation эсвэл Synthesis-ийн хайрцгийг сонгохгүй бол очих лавлах нь зөвхөн Платформ дизайнерын загварыг агуулна. files, тэдгээрийг Intel Quartus Prime программ хангамжаар шууд хөрвүүлэх боломжгүй, гэхдээ та үүнийг хийх боломжтой view эсвэл Платформ дизайнер дээр засварлана уу. Энэ тохиолдолд та синтез болон симуляци үүсгэхийн тулд дараах тушаалуудыг ажиллуулж болно file багц.
- Эмхэтгэх боломжтой төсөл үүсгэхийн тулд та quartus_sh -t make_qii_design.tcl скриптийг очих директорт ажиллуулах ёстой.
- Симуляцийн төсөл үүсгэхийн тулд та quartus_sh -t make_sim_design.tcl скриптийг очих директорт ажиллуулах ёстой.
Жич: Хэрэв та дизайныг бүтээсэн бол эксample, дараа нь параметр засварлагч нь үүн дээр өөрчлөлт оруулах, Та дизайныг дахин сэргээх ёстой exampӨөрчлөлтүүд тань хэрэгжиж байгааг харах боломжтой. Шинээр бүтээгдсэн загвар эксample одоо байгаа дизайныг дарж бичдэггүй example files.
Техник хангамжийн хэрэгжилт эсрэг симуляци
Гадаад санах ойн интерфейсийн симуляцийн хувьд та IP үүсгэх үед Оношлогооны таб дээрээс шалгалт тохируулгыг алгасах эсвэл бүрэн тохируулгыг сонгож болно.
EMIF симуляцийн загварууд
Энэ хүснэгтэд шалгалт тохируулга болон бүрэн тохируулгын загваруудын шинж чанарыг харьцуулсан болно.
Хүснэгт 2. EMIF симуляцийн загварууд: Шалгалт тохируулгыг алгасах, бүрэн тохируулга хийх
| Калибровкийг алгасах | Бүрэн шалгалт тохируулга |
| Хэрэглэгчийн логик дээр анхаарлаа төвлөрүүлдэг системийн түвшний симуляци. | Шалгалт тохируулга дээр төвлөрсөн санах ойн интерфейсийн симуляци. |
| Шалгалт тохируулгын дэлгэрэнгүй мэдээллийг аваагүй байна. | Бүх s-г авдагtagшалгалт тохируулгын es. |
| Мэдээлэл хадгалах, сэргээх чадвартай. | Үүнд тэгшлэх, битийн хазайлт гэх мэт орно. |
| Нарийвчлалтай үр ашгийг илэрхийлдэг. | |
| Самбарын хазайлтыг тооцохгүй. | |
RTL загварчлал, техник хангамжийн хэрэгжилт
Энэ хүснэгтэд EMIF симуляци болон техник хангамжийн хэрэгжилтийн гол ялгааг онцлон харуулав.
Хүснэгт 3. EMIF RTL загварчлал ба техник хангамжийн хэрэгжилт
| RTL симуляци | Техник хангамжийн хэрэгжилт |
| Nios®-ийг эхлүүлэх болон тохируулгын кодыг зэрэгцүүлэн гүйцэтгэдэг. | Nios эхлүүлэх болон тохируулгын кодыг дараалан гүйцэтгэдэг. |
| Интерфейс нь дуурайлган хийх үед дууссан дохиог нэгэн зэрэг баталгаажуулдаг. | Шалгалт тохируулагчийн үйлдлүүд нь тохируулгын дарааллыг тодорхойлдог бөгөөд интерфэйсүүд нь нэгэн зэрэг cal_done гэж баталдаггүй. |
Та дизайныхаа хэрэглээний замын хөдөлгөөний загвар дээр үндэслэн RTL симуляцийг ажиллуулах хэрэгтэй. RTL симуляци нь RTL симуляци болон техник хангамжийн хэрэгжилтийн хоцрогдлын зөрүүг үүсгэж болзошгүй ПХБ-ийн ул мөрийн саатлыг загварчлахгүй гэдгийг анхаарна уу.
ModelSim ашиглан гадаад санах ойн интерфейсийн IP-г дуурайлган хийх
Энэ процедур нь EMIF загварыг хэрхэн загварчлахыг харуулж байнаample.
- Mentor Graphics* ModelSim программыг ажиллуулаад сонгоно уу File ➤ Лавлахыг өөрчлөх. Үүсгэсэн загвар доторх sim/ed_sim/mentor лавлах руу очampхавтас.
- Транскриптийн цонх дэлгэцийн доод талд гарч байгаа эсэхийг шалгана уу. Хэрэв Транскриптийн цонх харагдахгүй байвал товшиж харуулна уу View ➤ Транскрипт.
- Транскрипт цонхонд msim_setup.tcl эх сурвалжийг ажиллуулна уу.
- Эх сурвалж msim_setup.tcl ажиллаж дууссаны дараа Transscript цонхонд ld_debug-г ажиллуулна уу.
- Ld_debug ажиллаж дууссаны дараа Objects цонх гарч ирсэн эсэхийг шалгана уу. Хэрэв Objects цонх харагдахгүй байвал товшиж дэлгэцийг харуулна уу View ➤ Объектууд.
- Объектуудын цонхон дээр хулганы баруун товчийг дараад Add Wave командыг сонгон дуурайх дохиогоо сонго.
- Симуляци хийх дохиог сонгоод дууссаны дараа Transcript цонхонд run -all командыг гүйцэтгэнэ. Симуляци дуусах хүртэл ажиллана.
- Хэрэв симуляци харагдахгүй байвал товшино уу View ➤ Долгион.
Intel Agilex EMIF IP-д зориулсан зүү байрлуулах
Энэ сэдэв нь зүү байрлуулах удирдамжийг өгдөг.
Дууслааview
Intel Agilex FPGA нь дараах бүтэцтэй:
- Төхөөрөмж бүр нь 8 хүртэлх I/O банк агуулдаг.
- I/O банк бүр 2 дэд I/O банктай.
- Дэд I/O банк бүр 4 эгнээтэй.
- Эгнээ бүр нь 12 ерөнхий зориулалттай I/O (GPIO) зүүг агуулдаг.
Ерөнхий зүү удирдамж
Доорх нь ерөнхий зүү удирдамж юм.
Жич: Дэлгэрэнгүй пин мэдээлэл авахыг хүсвэл Intel Agilex FPGA IP хэрэглэгчийн гарын авлагын Гадаад санах ойн интерфейсийн гадаад санах ойн протоколын тусгайлсан протоколын Intel Agilex FPGA EMIF IP зүү ба нөөц төлөвлөлтийн хэсгээс үзнэ үү.
- Өгөгдсөн гадаад санах ойн интерфэйсийн зүү нь нэг оролт гаралтын эгнээнд байгаа эсэхийг шалгаарай.
- Олон банкийг хамарсан интерфейс нь дараах шаардлагыг хангасан байх ёстой.
- Банкууд хоорондоо зэргэлдээ байх ёстой. Зэргэлдээх банкуудын талаарх мэдээллийг Гадаад санах ойн интерфейсийн Intel Agilex FPGA IP хэрэглэгчийн гарын авлагын EMIF Architecture: I/O Bank сэдвээс үзнэ үү.
- Бүх хаяг, тушаал, холбогдох пин нь нэг дэд банк дотор байх ёстой.
- Хаяг, тушаал, өгөгдлийн зүү нь дараах нөхцлөөр дэд банкыг хуваалцаж болно.
- Хаяг, тушаал, өгөгдлийн зүү нь I/O зурвасыг хуваалцах боломжгүй.
- Зөвхөн хаяг болон тушаалын банк дахь ашиглагдаагүй I/O эгнээнд өгөгдлийн зүү агуулагдаж болно.
Хүснэгт 4. Ерөнхий зүү хязгаарлалт
| Дохионы төрөл | Хязгаарлалт |
| Data Strobe | DQ бүлэгт хамаарах бүх дохио нь нэг I/O эгнээнд байх ёстой. |
| Өгөгдөл | Холбогдох DQ зүү нь нэг I/O эгнээнд байрлах ёстой. Хоёр чиглэлтэй өгөгдлийн шугамыг дэмждэггүй протоколуудын хувьд унших дохиог бичих дохионоос тусад нь бүлэглэх ёстой. |
| Хаяг ба тушаал | Хаяг болон Тушаалын зүү нь I/O дэд банк доторх урьдчилан тодорхойлсон байршилд байх ёстой. |
Жич: Дэлгэрэнгүй пин мэдээлэл авахыг хүсвэл Intel Agilex FPGA IP хэрэглэгчийн гарын авлагын Гадаад санах ойн интерфейсийн гадаад санах ойн протоколын тусгайлсан протоколын Intel Agilex FPGA EMIF IP зүү ба нөөц төлөвлөлтийн хэсгээс үзнэ үү.
- Өгөгдсөн гадаад санах ойн интерфэйсийн зүү нь нэг оролт гаралтын эгнээнд байгаа эсэхийг шалгаарай.
- Олон банкийг хамарсан интерфейс нь дараах шаардлагыг хангасан байх ёстой.
- Банкууд хоорондоо зэргэлдээ байх ёстой. Зэргэлдээх банкуудын талаарх мэдээллийг Гадаад санах ойн интерфейсийн Intel Agilex FPGA IP хэрэглэгчийн гарын авлагын EMIF Architecture: I/O Bank сэдвээс үзнэ үү.
- Бүх хаяг, тушаал, холбогдох пин нь нэг дэд банк дотор байх ёстой.
- Хаяг, тушаал, өгөгдлийн зүү нь дараах нөхцлөөр дэд банкыг хуваалцаж болно.
- Хаяг, тушаал, өгөгдлийн зүү нь I/O зурвасыг хуваалцах боломжгүй.
- Зөвхөн хаяг болон тушаалын банк дахь ашиглагдаагүй I/O эгнээнд өгөгдлийн зүү агуулагдаж болно.
Дизайн бүтээх ExampTG тохиргооны сонголттой
Үүсгэсэн EMIF дизайн өмнөхample нь хөдөлгөөний генераторын блок (TG) багтана. Анхдагч байдлаар, дизайн example нь энгийн TG блок (altera_tg_avl) ашигладаг бөгөөд үүнийг зөвхөн хатуу кодлогдсон хөдөлгөөний загварыг дахин эхлүүлэхийн тулд дахин тохируулах боломжтой. Шаардлагатай бол та оронд нь тохируулж болох хөдөлгөөний үүсгэгчийг (TG2) идэвхжүүлж болно. Тохируулах боломжтой траффик үүсгэгч (TG2) (altera_tg_avl_2) дээр та хяналтын регистрээр дамжуулан хөдөлгөөний хэв маягийг бодит цаг хугацаанд тохируулах боломжтой бөгөөд энэ нь хөдөлгөөний загварыг өөрчлөх эсвэл дахин эхлүүлэхийн тулд дизайныг дахин эмхэтгэх шаардлагагүй гэсэн үг юм. Энэхүү траффик үүсгэгч нь EMIF хяналтын интерфейс дээр илгээж буй траффикийн төрлийг нарийн хянах боломжийг олгодог. Нэмж дурдахад, энэ нь бүтэлгүйтлийн нарийвчилсан мэдээллийг агуулсан статусын бүртгэлийг өгдөг.
Дизайн дахь хөдөлгөөний үүсгэгчийг идэвхжүүлэх Example
Та EMIF параметрийн засварлагчийн Оношлогооны табаас тохируулж болох хөдөлгөөний үүсгэгчийг идэвхжүүлж болно. Тохируулах боломжтой траффик үүсгэгчийг идэвхжүүлэхийн тулд Оношилгооны таб дээрх Авалон траффик үүсгэгчийг тохируулах боломжтой 2.0-г асаана уу.
Зураг 6.
- Та өгөгдмөл замын хөдөлгөөний загварыг идэвхгүй болгохоор сонгож болноtage эсвэл хэрэглэгчийн тохируулсан урсгал stage, гэхдээ танд дор хаяж нэг s байх ёстойtage идэвхжүүлсэн. Эдгээрийн талаар мэдээлэл авахыг хүсвэл stages, Intel Agilex FPGA IP хэрэглэгчийн гарын авлага дахь Гадаад санах ойн интерфейсийн өгөгдмөл замын хөдөлгөөний загвар болон хэрэглэгчийн тохируулсан замын хөдөлгөөний хэв маягийг үзнэ үү.
- TG2 туршилтын үргэлжлэх хугацааны параметр нь зөвхөн анхдагч хөдөлгөөний загварт хамаарна. Та богино, дунд эсвэл хязгааргүй туршилтын хугацааг сонгож болно.
- TG2 тохиргооны интерфэйсийн горимын параметрийн хоёр утгын аль нэгийг сонгож болно:
- JTAG: Системийн консол дээр GUI ашиглахыг зөвшөөрдөг. Дэлгэрэнгүй мэдээллийг Intel Agilex FPGA IP хэрэглэгчийн гарын авлагын Гадаад санах ойн интерфэйс дэх Traffic Generator тохиргооны интерфейсээс үзнэ үү.
- Экспорт: Замын хөдөлгөөний хэв маягийг хянахын тулд захиалгат RTL логикийг ашиглахыг зөвшөөрдөг.
Дизайн жишээг ашиглахampEMIF дибаг хийх хэрэгслийн тусламжтайгаар
EMIF Debug Toolkit-ийг эхлүүлэхийн өмнө та төхөөрөмжөө програмчлалаар тохируулсан эсэхээ шалгаарай file EMIF дибаг хийх хэрэгслийг идэвхжүүлсэн. EMIF дибаг хийх хэрэгслийг ажиллуулахын тулд дараах алхмуудыг дагана уу:
- Intel Quartus Prime програм хангамжид Tools ➤ System Debugging Tools ➤ System Console гэснийг сонгон Системийн консолыг нээнэ үү.
- [Хэрэв таны төсөл Intel Quartus Prime программ хангамжид нээлттэй байгаа бол энэ алхмыг алгасах.] Системийн консол дээр SRAM объектыг ачаална уу. file (.sof) ашиглан самбарыг программчилсан (EMIF дибаг хийх хэрэгслийн багцыг ашиглах урьдчилсан нөхцөл, Intel Agilex FPGA IP хэрэглэгчийн гарын авлагын Гадаад санах ойн интерфейс хэсэгт тайлбарласны дагуу).
- Дибаг хийх тохиолдлуудыг сонгоно уу.
- EMIF шалгалт тохируулгын дибаг хийх хэрэгсэлийг "Өргөн загвар үүсгэх" хэсэгт тайлбарласны дагуу сонгоно уу.ample тохируулгын дибаг хийх сонголттой. Эсвэл "Дизайн Ex"-д тайлбарласны дагуу траффик үүсгэгч дибаг хийх EMIF TG Configuration Toolkit-ийг сонгоно уу.ampTG тохиргооны сонголттой.
- Үндсэн хэрэгслийг нээхийн тулд Open Toolkit дээр дарна уу view EMIF дибаг хийх хэрэгслийн .
- Хэрэв програмчлагдсан загварт олон EMIF тохиолдол байгаа бол баганыг сонгоно уу (JTAG мастер) болон хэрэглүүрийг идэвхжүүлэх EMIF жишээний санах ойн интерфейсийн ID.
- Хэрэгслийн хэрэгсэлд интерфэйсийн параметрүүд болон тохируулгын төлөвийг уншихыг зөвшөөрөхийн тулд Интерфейсийг идэвхжүүлэх дээр дарна уу.
- Та нэг удаад нэг интерфейсийг дибаг хийх ёстой; Тиймээс дизайн дахь өөр интерфейстэй холбогдохын тулд эхлээд одоогийн интерфейсийг идэвхгүй болгох хэрэгтэй.
Дараахь нь өмнөхampEMIF Calibration Debug Toolkit болон EMIF TG Configuration Toolkit:-ийн тайлангуудыг тус тус үзүүлэв.
Жич: Шалгалт тохируулгын дибаг хийх талаар дэлгэрэнгүй мэдээллийг Intel Agilex FPGA IP хэрэглэгчийн гарын авлагын Гадаад санах ойн интерфейсийн дибаг хийх хэрэгслийн багцаас үзнэ үү.
Жич: Траффик үүсгэгч дибаг хийх талаар дэлгэрэнгүйг Гадаад санах ойн интерфейсийн Intel Agilex FPGA IP хэрэглэгчийн гарын авлагаас Traffic Generator тохиргооны хэрэглэгчийн интерфэйсээс үзнэ үү.
Дизайн Example Гадаад санах ойн интерфэйсийн Intel Agilex FPGA IP-д зориулсан тайлбар
Та өөрийн EMIF IP-ийн параметрүүдийг тодорхойлж, үүсгэх үед систем нь симуляци болон синтезийн лавлахуудыг үүсгэхийг зааж өгч болно. file багц болон үүсгэнэ file автоматаар тохируулна. Хэрэв та Ex.-ийн доор Simulation эсвэл Synthesis-ийг сонговолample дизайн Files on Example Designs таб, систем нь бүрэн симуляци үүсгэдэг file багц эсвэл бүрэн синтез file таны сонголтын дагуу тохируулна.
Синтезийн дизайн Example
Синтезийн дизайн өмнөхample нь доорх зурагт үзүүлсэн гол блокуудыг агуулдаг.
- Avalon®-MM-ийн нийлэгждэг замын хөдөлгөөний генераторampПараметржсэн тооны хаяг руу унших, бичих псевдо санамсаргүй загварыг хэрэгжүүлдэг драйвер. Траффик үүсгэгч нь мөн санах ойноос уншсан өгөгдлийг хянадаг бөгөөд энэ нь бичигдсэн өгөгдөлтэй тохирч байгаа эсэхийг шалгадаг бөгөөд өөрөөр хэлбэл алдаа гарна.
- Санах ойн интерфейсийн жишээ, үүнд:
- Avalon-MM интерфэйс болон AFI интерфэйс хооронд тохируулагч санах ойн хянагч.
- PHY нь санах ойн хянагч болон гадаад санах ойн төхөөрөмжүүдийн хооронд унших, бичих үйлдлийг гүйцэтгэх интерфейс болдог.
Зураг 7. Синтезийн загвар Example
Жич: Хэрэв PLL Хуваалцах горим, DLL Хуваалцах горим эсвэл OCT Хуваалцах горимын параметрүүдийн нэг буюу хэд хэдэн параметрийг Хуваалцахгүй байхаас өөр утганд тохируулсан бол синтезийн загвар өмнөхample нь траффик үүсгэгч/санах ойн интерфейсийн хоёр тохиолдлыг агуулна. Траффик үүсгэгч/санах ойн интерфейсийн хоёр тохиолдол нь параметрийн тохиргоогоор тодорхойлогдсон PLL/DLL/OCT холболтуудаар л холбоотой байдаг. Траффик үүсгэгч/санах ойн интерфэйсийн тохиолдлууд нь ийм холболтыг өөрийн загварт хэрхэн хийж болохыг харуулдаг.
Симуляцийн дизайн Example
Симуляцийн дизайн өмнөхample нь дараах зурагт үзүүлсэн гол блокуудыг агуулдаг.
- Синтезийн дизайны жишээ, жишээ ньample. Өмнөх хэсэгт тайлбарласны дагуу синтезийн загвар example нь хөдөлгөөний үүсгэгч, тохируулгын бүрэлдэхүүн хэсэг, санах ойн интерфейсийн жишээг агуулдаг. Эдгээр блокууд нь хурдан симуляцид тохиромжтой тохиолдолд хийсвэр загварчлалын загварт тохируулдаг.
- Санах ойн протоколын үзүүлэлтүүдийг дагаж мөрддөг ерөнхий загвар болох санах ойн загвар. Ихэнхдээ санах ой үйлдвэрлэгчид өөрсдийн санах ойн бүрэлдэхүүн хэсгүүдийн загварчлалын загваруудыг санал болгодог бөгөөд та тэдгээрээс татаж авах боломжтой webсайтууд.
- Гадаад санах ойн интерфэйс IP болон траффик үүсгэгчээс ирсэн төлөвийн дохиог хянадаг статус шалгагч нь ерөнхий дамжуулалт эсвэл бүтэлгүйтлийн нөхцөлийг дохио өгдөг.
Зураг 10. Загварчлалын загвар Example
Example Designs Interface Tab
Параметр засварлагч нь Ex-г агуулдагample Designs tab нь танд өөрийн дизайныг параметржүүлэх, үүсгэх боломжийг олгодогamples.
Гадаад санах ойн интерфейс Intel Agilex FPGA IP дизайн Example хэрэглэгчийн гарын авлагын архив
IP хувилбарууд нь Intel Quartus Prime Design Suite програм хангамжийн v19.1 хүртэлх хувилбаруудтай ижил байна. Intel Quartus Prime Design Suite программ хангамжийн 19.2 буюу түүнээс дээш хувилбараас эхлэн IP нь шинэ IP хувилбарын схемтэй болсон. Хэрэв IP үндсэн хувилбар жагсаалтад байхгүй бол өмнөх IP үндсэн хувилбарын хэрэглэгчийн гарын авлага хэрэгжинэ.
Гадаад санах ойн интерфэйсийн баримт бичгийн засварын түүх Intel Agilex FPGA IP Design Example хэрэглэгчийн гарын авлага
| Баримт бичгийн хувилбар | Intel Quartus Prime хувилбар | IP хувилбар | Өөрчлөлтүүд |
| 2021.06.21 | 21.2 | 2.4.2 | -д Дизайн Example Quick Start бүлэг:
• Тэмдэглэл нэмсэн Intel Agilex EMIF Design Ex-ийг эмхэтгэх, програмчлахample сэдэв. • -ийн гарчгийг өөрчилсөн Дизайн бүтээх Example тохируулгын дибаг хийх сонголттой сэдэв. • нэмсэн Дизайн бүтээх ExampTG тохиргооны сонголттой болон Дизайн дахь хөдөлгөөний үүсгэгчийг идэвхжүүлэх Example сэдвүүд. • 2, 3, 4-р алхмуудыг өөрчилж, хэд хэдэн тоог шинэчилж, тэмдэглэл нэмсэн Дизайн жишээг ашиглахampEMIF дибаг хийх хэрэгслийн тусламжтайгаар сэдэв. |
| 2021.03.29 | 21.1 | 2.4.0 | -д Дизайн Example Quick Start бүлэг:
• Тэмдэглэл нэмсэн Синтез хийх боломжтой EMIF загварыг бий болгох Example болон EMIF дизайныг бий болгох ExampСимуляцид зориулсан le сэдвүүд. • Шинэчлэгдсэн File Бүтцийн диаграмм дахь EMIF дизайныг бий болгох ExampСимуляцид зориулсан le сэдэв. |
| 2020.12.14 | 20.4 | 2.3.0 | -д Дизайн Example Quick Start бүлэгт дараах өөрчлөлтийг оруулав.
• Шинэчлэгдсэн Синтез хийх боломжтой EMIF загварыг бий болгох Example олон EMIF загварыг оруулах сэдэв. • 3-р алхамын зургийг шинэчилсэн EMIF дизайныг бий болгох ExampСимуляцид зориулсан le сэдэв. |
| 2020.10.05 | 20.3 | 2.3.0 | -д Дизайн Example Түргэн эхлүүлэх гарын авлага бүлэгт дараах өөрчлөлтийг оруулав.
• In EMIF төслийг бий болгох, 6-р алхам дахь зургийг шинэчилсэн. • In Синтез хийх боломжтой EMIF загварыг бий болгох Example, 3-р алхам дахь зургийг шинэчилсэн. • In EMIF дизайныг бий болгох ExampСимуляцид зориулсан le, 3-р алхам дахь зургийг шинэчилсэн. • In Техник хангамжийн хэрэгжилт эсрэг симуляци, хоёр дахь хүснэгтийн жижиг алдааг зассан. • In Дизайн жишээг ашиглахampEMIF дибаг хийх хэрэгслийн тусламжтайгаар, 6-р алхамыг өөрчилсөн, 7, 8-р алхамыг нэмсэн. |
| үргэлжилсэн… | |||
| Баримт бичгийн хувилбар | Intel Quartus Prime хувилбар | IP хувилбар | Өөрчлөлтүүд |
| 2020.04.13 | 20.1 | 2.1.0 | • Дахь тухай бүлэгт байгаа хүснэгтийг өөрчилсөн
Мэдээлэл гаргах сэдэв. • Дахь Дизайн Example Түргэн эхлүүлэх гарын авлага бүлэг: — Өөрчлөгдсөн алхам 7 болон холбогдох зураг, дотор Синтез хийх боломжтой EMIF загварыг бий болгох Example сэдэв. - өөрчилсөн Дизайныг бий болгох Exampдибаг хийх сонголттой сэдэв. - өөрчилсөн Дизайн жишээг ашиглахampEMIF дибаг хийх хэрэгслийн тусламжтайгаар сэдэв. |
| 2019.12.16 | 19.4 | 2.0.0 | • Дахь Дизайн Example Quick Start бүлэг:
- 6-р алхам дахь дүрслэлийг шинэчилсэн EMIF төслийг бий болгох сэдэв. - 4-р алхам дахь дүрслэлийг шинэчилсэн Синтез хийх боломжтой EMIF загварыг бий болгох Example сэдэв. - 4-р алхам дахь дүрслэлийг шинэчилсэн EMIF дизайныг бий болгох ExampСимуляцид зориулсан le сэдэв. - Өөрчлөгдсөн 5-р алхам EMIF дизайныг бий болгох ExampСимуляцид зориулсан le сэдэв. - өөрчилсөн Ерөнхий зүү удирдамж болон Хажуугийн банкууд хэсгүүд Intel Agilex EMIF IP-д зориулсан зүү байрлуулах сэдэв. |
| 2019.10.18 | 19.3 | • Дахь EMIF төслийг бий болгох сэдэв, зургийг 6-р цэгээр шинэчилсэн.
• Дахь EMIF IP үүсгэх ба тохируулах сэдэв, зургийг 1-р алхамаар шинэчилсэн. • Хүснэгтэнд Intel Agilex EMIF параметр засварлагчийн удирдамж сэдвийн тайлбарыг өөрчилсөн Удирдах зөвлөл таб. • Дахь Синтез хийх боломжтой EMIF загварыг бий болгох Example болон EMIF дизайныг бий болгох ExampСимуляцид зориулсан le сэдвүүд, сэдэв бүрийн 3-р алхам дахь зургийг шинэчилсэн. • Дахь EMIF дизайныг бий болгох ExampСимуляцид зориулсан le сэдэв, шинэчилсэн Үүсгэсэн загварчлалын загвар Example File Бүтэц зураг болон зургийн дагуу тэмдэглэлийг өөрчилсөн. • Дахь Синтез хийх боломжтой EMIF загварыг бий болгох Example сэдэв, олон интерфэйсийн алхам болон дүрсийг нэмсэн. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Нэмэгдсэн Гадаад санах ойн интерфейсийн тухай Intel Agilex FPGA IP бүлэг болон хувилбарын мэдээлэл.
• Шинэчлэгдсэн огноо болон хувилбарын дугаар. • Бага зэрэг сайжруулсан Синтезийн дизайн Example дахь зураг Синтезийн дизайн Example сэдэв. |
| 2019.04.02 | 19.1 | • Анхны хувилбар. |
Гадаад санах ойн интерфэйсийн баримт бичгийн засварын түүх Intel Agilex FPGA IP Design Example хэрэглэгчийн гарын авлага
Баримт бичиг / нөөц
 |
intel UG-20219 Гадаад санах ойн интерфейс Intel Agilex FPGA IP дизайн Example [pdf] Хэрэглэгчийн гарын авлага UG-20219 Гадаад санах ойн интерфейс Intel Agilex FPGA IP Design Example, UG-20219, Гадаад санах ойн интерфейс Intel Agilex FPGA IP Design Example, Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example |
