UG-20219 Eksterne geheue-koppelvlakke Intel Agilex FPGA IP-ontwerp Example

Oor die eksterne geheue-koppelvlakke Intel® Agilex™ FPGA IP

Vrystelling inligting

IP-weergawes is dieselfde as die Intel® Quartus® Prime Design Suite-sagtewareweergawes tot v19.1. Vanaf Intel Quartus Prime Design Suite-sagteware weergawe 19.2 of later het IP-kerne 'n nuwe IP-weergaweskema. Die IP-weergaweskema (XYZ) nommer verander van een sagteware weergawe na 'n ander. 'n Verandering in:

• X dui 'n groot hersiening van die IP aan. As jy jou Intel Quartus Prime-sagteware opdateer, moet jy die IP herskep.
• Y dui aan dat die IP nuwe kenmerke insluit. Hergenereer jou IP om hierdie nuwe kenmerke in te sluit.
• Z dui aan dat die IP klein veranderinge insluit. Hergenereer jou IP om hierdie veranderinge in te sluit.
  

  Item	Beskrywing
  IP weergawe	2.4.2
  Intel Quartus Prime	21.2
  Vrystellingsdatum	2021.06.21

Ontwerp Bvample Vinnige begingids vir eksterne geheue-koppelvlakke Intel Agilex™ FPGA IP

'n Outomatiese ontwerp, bvample flow is beskikbaar vir Intel Agilex™ eksterne geheue-koppelvlakke. Die Generate Example Ontwerpe-knoppie op die Example Ontwerpe-oortjie laat jou toe om die sintese- en simulasie-ontwerp te spesifiseer en te genereer, bvample file stelle wat jy kan gebruik om jou EMIF IP te valideer. Jy kan 'n ontwerp genereer bvample wat ooreenstem met die Intel FPGA-ontwikkelingskit, of vir enige EMIF IP wat jy genereer. Jy kan die ontwerp gebruik bvample om jou evaluering te help, of as 'n beginpunt vir jou eie stelsel.

Algemene Ontwerp Example Werkstrome

Skep 'n EMIF-projek

Vir die Intel Quartus Prime-sagtewareweergawe 17.1 en later, moet jy 'n Intel Quartus Prime-projek skep voordat jy die EMIF IP en ontwerp ex genereerample.

1. Begin die Intel Quartus Prime-sagteware en kies File ➤ Nuwe Project Wizard. Klik op Volgende. Ontwerp Bvample Vinnige begingids vir eksterne geheue-koppelvlakke Intel Agilex™ FPGA IP
2. Spesifiseer 'n gids ( ), 'n naam vir die Intel Quartus Prime-projek ( ), en 'n topvlak ontwerp entiteit naam ( ) wat jy wil skep. Klik op Volgende.
3. Verifieer dat Empty Project gekies is. Klik volgende twee keer.
4. Onder Familie, kies Intel Agilex.
5. Tik die toestelonderdeelnommer onder Naamfilter.
6. Onder Beskikbare toestelle, kies die toepaslike toestel.
7. Klik Voltooi.

Genereer en konfigureer die EMIF IP

Die volgende stappe illustreer hoe om die EMIF IP te genereer en op te stel. Hierdie deurloop skep 'n DDR4-koppelvlak, maar die stappe is soortgelyk vir ander protokolle. (Hierdie stappe volg die IP Catalog (selfstandige) vloei; as jy kies om eerder die Platform Designer (stelsel) vloei te gebruik, is die stappe soortgelyk.)

1. In die IP-katalogus-venster, kies Eksterne geheue-koppelvlakke Intel Agilex FPGA IP. (As die IP-katalogusvenster nie sigbaar is nie, kies View ➤ IP-katalogus.)
2. In die IP Parameter Editor, verskaf 'n entiteit naam vir die EMIF IP (die naam wat jy hier verskaf word die file naam vir die IP) en spesifiseer 'n gids. Klik Skep.
3. Die parameterredigeerder het verskeie oortjies waar u parameters moet opstel om u EMIF-implementering te weerspieël.

Intel Agilex EMIF Parameter Editor Riglyne
Hierdie onderwerp bied leiding op hoë vlak vir die parameterisering van die oortjies in die Intel Agilex EMIF IP-parameterredigeerder.

Tabel 1. EMIF Parameter Editor Riglyne

Parameter Editor Tab	Riglyne
Algemeen	Maak seker dat die volgende parameters korrek ingevoer is: • Die spoedgraad vir die toestel. • Die geheueklokfrekwensie. • Die PLL verwysing klok frekwensie.
Geheue	• Verwys na die datablad vir jou geheue toestel om die parameters op die in te voer Geheue oortjie. • Jy moet ook 'n spesifieke plek vir die ALERT#-pen invoer. (Slegs van toepassing op DDR4-geheueprotokol.)
Mem I/O	• Vir aanvanklike projekondersoeke, kan jy die verstekinstellings op die Mem I/O oortjie. • Vir gevorderde ontwerpbekragtiging, moet jy bordsimulasie uitvoer om optimale beëindiginginstellings af te lei.
FPGA I/O	• Vir aanvanklike projekondersoeke, kan jy die verstekinstellings op die FPGA I/O oortjie. • Vir gevorderde ontwerpvalidering, moet jy bordsimulasie met geassosieerde IBIS-modelle uitvoer om toepaslike I/O-standaarde te kies.
Mem Tydsberekening	• Vir aanvanklike projekondersoeke, kan jy die verstekinstellings op die Mem Tydsberekening oortjie. • Vir gevorderde ontwerpbekragtiging, moet jy parameters volgens jou geheuetoestel se datablad invoer.
Beheerder	Stel die beheerderparameters in volgens die gewenste konfigurasie en gedrag vir jou geheuebeheerder.
Diagnostiek	Jy kan die parameters op die gebruik Diagnostiek oortjie om te help met die toets en ontfouting van jou geheue-koppelvlak.
Example Ontwerpe	Die Example Ontwerpe oortjie laat jou ontwerp bvamples vir sintese en vir simulasie. Die gegenereerde ontwerp bvample is 'n volledige EMIF-stelsel wat bestaan ​​uit die EMIF IP en 'n drywer wat ewekansige verkeer genereer om die geheue-koppelvlak te valideer.

Vir gedetailleerde inligting oor individuele parameters, verwys na die toepaslike hoofstuk vir jou geheue protokol in die Eksterne Geheue Interfaces Intel Agilex FPGA IP Gebruikersgids.

Genereer die sintetiseerbare EMIF-ontwerp Example

Vir die Intel Agilex-ontwikkelingskit is dit voldoende om die meeste van die Intel Agilex EMIF IP-instellings op hul verstekwaardes te laat. Om die sintetiseerbare ontwerp te genereer, bvample, volg hierdie stappe:

1. Op die Exampop Ontwerpe-oortjie, maak seker dat die Sintese-blokkie gemerk is.
   • As jy 'n enkele koppelvlak implementeer, bvample ontwerp, stel die EMIF IP op en klik File➤ Stoor om die huidige instelling in die gebruiker IP-variasie te stoor file ( .ip).
     • As jy 'n example ontwerp met veelvuldige koppelvlakke, spesifiseer Aantal IP's na die verlangde aantal koppelvlakke. U kan die totale aantal EMIF-ID's dieselfde sien as die geselekteerde aantal IP's. Volg hierdie stappe om elke koppelvlak op te stel:
   •  Kies die Cal-IP om die verbinding van die koppelvlak met die Kalibrasie IP te spesifiseer.
   • Konfigureer die EMIF IP dienooreenkomstig in al die Parameter Editor Tab.
   • Keer terug na Example Ontwerp-oortjie en klik Vasvang op die verlangde EMIF ID.
   • Herhaal stap a tot c vir alle EMIF ID.
   • Jy kan die Clear-knoppie klik om die vasgelegde parameters te verwyder en stap a tot c herhaal om veranderinge aan die EMIF IP aan te bring.
   • Klik File➤ Stoor om die huidige instelling in die gebruiker IP-variasie te stoor file ( .ip).
2. Klik Genereer Example Ontwerp in die regter boonste hoek van die venster.
3. Spesifiseer 'n gids vir die EMIF-ontwerp, bvample en klik OK. Suksesvolle generering van die EMIF-ontwerp, bvample skep die volgende fileingestel onder 'n qii-gids.
4. Klik File ➤ Gaan uit om die IP Parameter Editor Pro-venster te verlaat. Die stelsel vra: Onlangse veranderinge is nie gegenereer nie. Genereer nou? Klik Nee om voort te gaan met die volgende vloei.
5. Om die exampdie ontwerp, klik File ➤ Maak Projek oop en navigeer na die /ample_name>/qii/ed_synth.qpf en klik Open.
   Let wel: Vir inligting oor die samestelling en programmering van die ontwerp, bvample, verwys na
   Samestelling en programmering van die Intel Agilex EMIF Design Example.

Figuur 4. Gegenereerde sintetiseerbare ontwerp Bvample File Struktuur

Vir inligting oor die konstruksie van 'n stelsel met twee of meer eksterne geheue koppelvlakke, verwys na Skep 'n Ontwerp Example met veelvuldige EMIF-koppelvlakke, in die eksterne geheue-koppelvlakke Intel Agilex FPGA IP-gebruikersgids. Vir inligting oor ontfouting van veelvuldige koppelvlakke, verwys na Aktiveer die EMIF Toolkit in 'n bestaande ontwerp, in die Eksterne Geheue Interfaces Intel Agilex FPGA IP Gebruikersgids.

Let wel: As jy nie die Simulasie of Sintese merkblokkie kies nie, bevat die bestemmingsgids slegs Platform Designer-ontwerp files, wat nie direk deur die Intel Quartus Prime-sagteware saamgestel kan word nie, maar wat jy kan view of wysig in die platformontwerper. In hierdie situasie kan jy die volgende opdragte uitvoer om sintese en simulasie te genereer file stelle.

• Om 'n saamstelbare projek te skep, moet jy die quartus_sh -t make_qii_design.tclscript in die bestemmingsgids laat loop.
• Om 'n simulasieprojek te skep, moet jy die quartus_sh -t make_sim_design.tcl script in die bestemmingsgids laat loop.

Let wel: As jy 'n ontwerp gegenereer het, bvample en maak dan veranderinge daaraan in die parameterredigeerder, moet jy die ontwerp bvample om te sien hoe u veranderinge geïmplementeer is. Die nuutgegenereerde ontwerp example oorskryf nie die bestaande ontwerp nie, bvample files.

Genereer die EMIF-ontwerp Example vir Simulasie

Vir die Intel Agilex-ontwikkelingskit is dit voldoende om die meeste van die Intel Agilex EMIF IP-instellings op hul verstekwaardes te laat. Om die ontwerp te genereer, bvampvir simulasie, volg hierdie stappe:

1. Op die Exampop die Ontwerp-oortjie, maak seker dat die Simulasie-blokkie gemerk is. Kies ook die vereiste Simulasie HDL-formaat, hetsy Verilog of VHDL.
2. Stel die EMIF IP op en klik File ➤ Stoor om die huidige instelling in die gebruiker IP-variasie te stoor file ( .ip).
3. Klik Genereer Example Ontwerp in die regter boonste hoek van die venster.
4. Spesifiseer 'n gids vir die EMIF-ontwerp, bvample en klik OK. Suksesvolle generering van die EMIF-ontwerp, bvample skep veelvuldige file stelle vir verskeie ondersteunde simulators, onder 'n sim/ed_sim-gids.
5. Klik File ➤ Gaan uit om die IP Parameter Editor Pro-venster te verlaat. Die stelsel vra: Onlangse veranderinge is nie gegenereer nie. Genereer nou? Klik Nee om voort te gaan met die volgende vloei.

Gegenereerde Simulasie Ontwerp Bvample File Struktuur

Let wel: Die eksterne geheue-koppelvlakke Intel Agilex FPGA IP ondersteun tans slegs die VCS-, ModelSim/QuestaSim- en Xcelium-simulators. Bykomende simulatorondersteuning word in toekomstige vrystellings beplan.

Let wel: As jy nie die Simulasie of Sintese merkblokkie kies nie, bevat die bestemmingsgids slegs Platform Designer-ontwerp files, wat nie direk deur die Intel Quartus Prime-sagteware saamgestel kan word nie, maar wat jy kan view of wysig in die platformontwerper. In hierdie situasie kan jy die volgende opdragte uitvoer om sintese en simulasie te genereer file stelle.

• Om 'n saamstelbare projek te skep, moet jy die quartus_sh -t make_qii_design.tcl script in die bestemmingsgids laat loop.
• Om 'n simulasieprojek te skep, moet jy die quartus_sh -t make_sim_design.tcl script in die bestemmingsgids laat loop.

Let wel: As jy 'n ontwerp gegenereer het, bvample en maak dan veranderinge daaraan in die parameterredigeerder, moet jy die ontwerp bvample om te sien hoe u veranderinge geïmplementeer is. Die nuutgegenereerde ontwerp example oorskryf nie die bestaande ontwerp nie, bvample files.

Simulasie versus hardeware-implementering
Vir eksterne geheue-koppelvlaksimulasie kan jy óf slaan kalibrasie óf volle kalibrasie op die Diagnostics-oortjie tydens IP-generering kies.

EMIF-simulasiemodelle
Hierdie tabel vergelyk die eienskappe van die skip-kalibrasie- en volledige kalibrasie-modelle.

Tabel 2. EMIF-simulasiemodelle: Slaan Kalibrasie oor teenoor Volle Kalibrasie

Slaan kalibrasie oor	Volledige kalibrasie
Simulasie op stelselvlak wat op gebruikerslogika fokus.	Geheue-koppelvlaksimulasie wat op kalibrasie fokus.
Besonderhede van kalibrasie word nie vasgelê nie.	Vang alle stages van kalibrasie.
Het die vermoë om data te stoor en te herwin.	Sluit nivellering, per-bit deskew, ens.
Verteenwoordig akkurate doeltreffendheid.
Neem nie bordskeef in ag nie.

RTL Simulasie Versus Hardeware Implementering
Hierdie tabel beklemtoon sleutelverskille tussen EMIF-simulasie en hardeware-implementering.

Tabel 3. EMIF RTL Simulasie Versus Hardeware Implementering

RTL Simulasie	Hardeware-implementering
Nios® inisialisering en kalibrasiekode word parallel uitgevoer.	Nios-inisialisering en kalibrasiekode word opeenvolgend uitgevoer.
Interfaces beweer cal_done sein gelyktydig in simulasie.	Fitteroperasies bepaal die volgorde van kalibrasie, en koppelvlakke beweer nie gelyktydig cal_done nie.

Jy moet RTL-simulasies laat loop wat gebaseer is op verkeerspatrone vir jou ontwerp se toepassing. Let daarop dat RTL-simulasie nie PCB-spoorvertragings modelleer nie, wat 'n verskil in latensie tussen RTL-simulasie en hardeware-implementering kan veroorsaak.

 Simulering van eksterne geheue-koppelvlak IP met ModelSim
Hierdie prosedure wys hoe om die EMIF-ontwerp te simuleer, bvample.

1. Begin die Mentor Graphics* ModelSim-sagteware en kies File ➤ Verander gids. Navigeer na die sim/ed_sim/mentor gids binne die gegenereerde ontwerp bvampdie gids.
2. Verifieer dat die Transkripsie-venster onderaan die skerm vertoon word. As die Transkripsie-venster nie sigbaar is nie, vertoon dit deur te klik View ➤ Transkripsie.
3. In die Transkripsie-venster, voer bron msim_setup.tcl uit.
4. Nadat bron msim_setup.tcl klaar geloop het, hardloop ld_debug in die Transkripsie-venster.
5. Nadat ld_debug klaar geloop het, verifieer dat die Objects-venster vertoon word. As die Objects-venster nie sigbaar is nie, vertoon dit deur te klik View ➤ Voorwerpe.
6. In die Objects-venster, kies die seine wat jy wil simuleer deur met die rechtermuisknop te klik en Voeg Golf by te kies.
7. Nadat jy klaar is met die kies van die seine vir simulasie, voer run -all in die Transkripsie-venster uit. Die simulasie loop totdat dit voltooi is.
8. As die simulasie nie sigbaar is nie, klik View ➤ Golf.

Penplasing vir Intel Agilex EMIF IP
Hierdie onderwerp verskaf riglyne vir penplasing.

verbyview
Intel Agilex FPGA's het die volgende struktuur:

• Elke toestel bevat tot 8 I/O-banke.
• Elke I/O-bank bevat 2 sub-I/O-banke.
• Elke sub-I/O-bank bevat 4 bane.
• Elke baan bevat 12 algemene I/O (GPIO) penne.

Algemene speldriglyne
Die volgende is algemene pen riglyne.

Let wel: Vir meer gedetailleerde peninligting, verwys na die Intel Agilex FPGA EMIF IP-pen- en hulpbronbeplanning-afdeling in die protokol-spesifieke hoofstuk vir jou eksterne geheue protokol, in die Eksterne Geheue Interfaces Intel Agilex FPGA IP Gebruikersgids.

• Maak seker dat die penne vir 'n gegewe eksterne geheue-koppelvlak binne dieselfde I/O-ry is.
• Koppelvlakke wat oor verskeie banke strek, moet aan die volgende vereistes voldoen:
  •  Die banke moet langs mekaar wees. Vir inligting oor aangrensende banke, verwys na die EMIF-argitektuur: I/O-bank-onderwerp in die Eksterne geheue-koppelvlakke Intel Agilex FPGA IP-gebruikersgids.
•  Alle adres en opdrag en gepaardgaande penne moet binne 'n enkele subbank wees.
• Adres- en bevel- en datapenne kan 'n subbank onder die volgende voorwaardes deel:
  • Adres- en bevel- en datapenne kan nie 'n I/O-baan deel nie.
  • Slegs 'n ongebruikte I/O-baan in die adres- en bevelbank kan datapenne bevat.

Tabel 4. Algemene penbeperkings

Sein Tipe	Beperking
Data Strobe	Alle seine wat aan 'n DQ-groep behoort, moet in dieselfde I/O-baan wees.
Data	Verwante DQ-penne moet in dieselfde I/O-baan wees. Vir protokolle wat nie tweerigtingdatalyne ondersteun nie, moet leesseine apart van skryfseine gegroepeer word.
Adres en bevel	Adres- en opdragpennetjies moet in voorafbepaalde liggings binne 'n I/O-subbank wees.

Let wel: Vir meer gedetailleerde peninligting, verwys na die Intel Agilex FPGA EMIF IP-pen- en hulpbronbeplanning-afdeling in die protokol-spesifieke hoofstuk vir jou eksterne geheue protokol, in die Eksterne Geheue Interfaces Intel Agilex FPGA IP Gebruikersgids.

• Maak seker dat die penne vir 'n gegewe eksterne geheue-koppelvlak binne dieselfde I/O-ry is.
• Koppelvlakke wat oor verskeie banke strek, moet aan die volgende vereistes voldoen:
  • Die banke moet langs mekaar wees. Vir inligting oor aangrensende banke, verwys na die EMIF-argitektuur: I/O-bank-onderwerp in die Eksterne geheue-koppelvlakke Intel Agilex FPGA IP-gebruikersgids.
• Alle adres en opdrag en gepaardgaande penne moet binne 'n enkele subbank wees.
• Adres- en bevel- en datapenne kan 'n subbank onder die volgende voorwaardes deel:
  • Adres- en bevel- en datapenne kan nie 'n I/O-baan deel nie.
  • Slegs 'n ongebruikte I/O-baan in die adres- en bevelbank kan datapenne bevat.

Genereer 'n Ontwerp Example met die TG-konfigurasie-opsie

Die gegenereerde EMIF-ontwerp bvample sluit 'n verkeersgeneratorblok (TG) in. By verstek is die ontwerp bvample gebruik 'n eenvoudige TG-blok (altera_tg_avl) wat slegs teruggestel kan word om 'n hardgekodeerde verkeerspatroon te herlaai. Indien nodig, kan jy kies om eerder 'n konfigureerbare verkeersgenerator (TG2) te aktiveer. In die konfigureerbare verkeersgenerator (TG2) (altera_tg_avl_2), kan jy die verkeerspatroon intyds konfigureer deur beheerregisters—wat beteken dat jy nie die ontwerp hoef te hersaamstel om die verkeerspatroon te verander of herbegin nie. Hierdie verkeersgenerator bied fyn beheer oor die tipe verkeer wat dit op die EMIF-beheerkoppelvlak stuur. Daarbenewens verskaf dit statusregisters wat gedetailleerde inligting oor mislukkings bevat.

Aktiveer die verkeersgenerator in 'n ontwerp Bvample

U kan die konfigureerbare verkeersgenerator aktiveer vanaf die Diagnostics-oortjie in die EMIF-parameterredigeerder. Om die konfigureerbare verkeersgenerator te aktiveer, skakel Gebruik konfigureerbare Avalon verkeersgenerator 2.0 op die Diagnostics-oortjie aan.

Figuur 6.

• Jy kan kies om die verstek verkeerspatroon s te deaktiveertage of die gebruikergekonfigureerde verkeer stage, maar jy moet ten minste een s hêtage aangeskakel. Vir inligting oor hierdie atages, verwys na verstekverkeerspatroon en gebruikergekonfigureerde verkeerspatroon in die eksterne geheue-koppelvlakke Intel Agilex FPGA IP-gebruikersgids.
• Die TG2-toetsduurparameter is slegs van toepassing op die verstekverkeerpatroon. Jy kan 'n toetsduur van kort, medium of oneindig kies.
• jy kan een van twee waardes vir die TG2-konfigurasie-koppelvlakmodus-parameter kies:
  • JTAG: Laat die gebruik van 'n GUI in die stelselkonsole toe. Vir meer inligting, verwys na Traffic Generator Configuration Interface in die Eksterne Geheue Interfaces Intel Agilex FPGA IP User Guide.
  • Uitvoer: Laat die gebruik van pasgemaakte RTL-logika toe om die verkeerspatroon te beheer.

Gebruik die Ontwerp Example met die EMIF Debug Toolkit

Voordat u die EMIF Debug Toolkit begin, maak seker dat u u toestel met 'n programmering opgestel het file wat die EMIF Debug Toolkit geaktiveer het. Volg hierdie stappe om die EMIF Debug Toolkit te begin:

1. In die Intel Quartus Prime-sagteware, maak die stelselkonsole oop deur Tools ➤ System Debugging Tools ➤ System Console te kies.
2. [Slaan hierdie stap oor as jou projek reeds oop is in die Intel Quartus Prime-sagteware.] In die Stelselkonsole, laai die SRAM-voorwerp file (.sof) waarmee jy die bord geprogrammeer het (soos beskryf in Voorvereistes vir die gebruik van die EMIF Debug Toolkit, in die Eksterne Geheue Interfaces Intel Agilex FPGA IP Gebruikersgids).
3. Kies gevalle om te ontfout.
4. Kies EMIF Calibration Debug Toolkit vir EMIF kalibrasie ontfouting, soos beskryf in Genereer 'n Ontwerp Example met die Kalibrasie Ontfout Opsie. Alternatiewelik, kies EMIF TG Configuration Toolkit vir verkeersgenerator ontfouting, soos beskryf in Generating a Design Example met die TG-konfigurasie-opsie.
5. Klik Open Toolkit om die hoof oop te maak view van die EMIF Debug Toolkit.
6. As daar verskeie EMIF-gevalle in die geprogrammeerde ontwerp is, kies die kolom (pad na JTAG master) en geheue-koppelvlak-ID van die EMIF-instansie waarvoor die gereedskapstel geaktiveer moet word.
7. Klik Aktiveer koppelvlak om die gereedskapstel toe te laat om die koppelvlakparameters en kalibrasiestatus te lees.
8. Jy moet een koppelvlak op 'n slag ontfout; daarom, om aan 'n ander koppelvlak in die ontwerp te koppel, moet jy eers die huidige koppelvlak deaktiveer.

Die volgende is examples van verslae van onderskeidelik die EMIF Calibration Debug Toolkit en die EMIF TG Configuration Toolkit:.

Let wel: Vir besonderhede oor kalibrasie-ontfouting, verwys na Ontfouting met die Eksterne Geheue Interface Debug Toolkit, in die Eksterne Geheue Interfaces Intel Agilex FPGA IP Gebruikersgids.

Let wel: Vir besonderhede oor ontfouting van verkeersgenerators, verwys na Traffic Generator Configuration User Interface, in die Eksterne Geheue Interfaces Intel Agilex FPGA IP User Guide.

Ontwerp Bvample Beskrywing vir eksterne geheue-koppelvlakke Intel Agilex FPGA IP

Wanneer jy jou EMIF IP parameteriseer en genereer, kan jy spesifiseer dat die stelsel gidse vir simulasie en sintese skep file stelle, en genereer die file stel outomaties in. As jy Simulasie of Sintese kies onder Bvample Ontwerp Files op die ExampIn die ontwerp-oortjie, skep die stelsel 'n volledige simulasie file stel of 'n volledige sintese file stel, in ooreenstemming met jou keuse.

Sintese Ontwerp Example
Die sintese-ontwerp example bevat die hoofblokke wat in die figuur hieronder getoon word.

• 'n Verkeersgenerator, wat 'n sintetiseerbare Avalon®-MM example bestuurder wat 'n pseudo-ewekansige patroon van lees en skryf na 'n geparameteriseerde aantal adresse implementeer. Die verkeersgenerator monitor ook die data wat uit die geheue gelees word om te verseker dat dit ooreenstem met die geskrewe data en beweer andersins 'n mislukking.
• 'n Voorbeeld van die geheue-koppelvlak, wat insluit:
  • 'n Geheuebeheerder wat modereer tussen die Avalon-MM-koppelvlak en die AFI-koppelvlak.
  • Die PHY, wat dien as 'n koppelvlak tussen die geheuebeheerder en eksterne geheuetoestelle om lees- en skryfbewerkings uit te voer.

Figuur 7. Sintese Ontwerp Bvample

Let wel: As een of meer van die PLL-deelmodus-, DLL-deelmodus- of OCT-deelmodusparameters op enige ander waarde as Geen deling gestel is, sal die sintese-ontwerp bv.ample sal twee verkeersgenerator/geheue-koppelvlakgevalle bevat. Die twee verkeersgenerator/geheue-koppelvlakgevalle word slegs verwant deur gedeelde PLL/DLL/OCT-verbindings soos gedefinieer deur die parameterinstellings. Die verkeersgenerator/geheue-koppelvlakgevalle demonstreer hoe jy sulke verbindings in jou eie ontwerpe kan maak.

Simulasieontwerp Bvample
Die simulasie-ontwerp bvample bevat die hoofblokke wat in die volgende figuur getoon word.

• 'n Voorbeeld van die sintese-ontwerp, bvample. Soos beskryf in die vorige afdeling, is die sintese-ontwerp bvample bevat 'n verkeersgenerator, kalibrasie-komponent en 'n instansie van die geheue-koppelvlak. Hierdie blokke verstek na abstrakte simulasiemodelle waar toepaslik vir vinnige simulasie.
• 'n Geheuemodel, wat dien as 'n generiese model wat aan die geheueprotokolspesifikasies voldoen. Geheueverkopers verskaf gereeld simulasiemodelle vir hul spesifieke geheuekomponente wat jy van hulle kan aflaai webwerwe.
• 'n Statuskontroleerder, wat die statusseine van die eksterne geheue-koppelvlak IP en die verkeersgenerator monitor, om 'n algehele slaag- of mislukkingstoestand aan te dui.

Figuur 10. Simulasieontwerp Bvample

Example Ontwerpe-koppelvlak-oortjie
Die parameterredigeerder bevat 'n Example Ontwerpe-oortjie waarmee u u ontwerp kan parameteriseer en genereer, bvamples.

Eksterne geheue-koppelvlakke Intel Agilex FPGA IP-ontwerp Example Gebruikersgids Argiewe

IP-weergawes is dieselfde as die Intel Quartus Prime Design Suite-sagtewareweergawes tot v19.1. Vanaf Intel Quartus Prime Design Suite-sagteware weergawe 19.2 of later het IP's 'n nuwe IP-weergaweskema. As 'n IP-kernweergawe nie gelys word nie, is die gebruikersgids vir die vorige IP-kernweergawe van toepassing.

IP-kernweergawe	Gebruikersgids
2.4.0	Eksterne geheue-koppelvlakke Intel Agilex FPGA IP-ontwerp Example Gebruikersgids Argiewe
2.3.0	Eksterne geheue-koppelvlakke Intel Agilex FPGA IP-ontwerp Example Gebruikersgids Argiewe
2.3.0	Eksterne geheue-koppelvlakke Intel Agilex FPGA IP-ontwerp Example Gebruikersgids Argiewe
2.1.0	Eksterne geheue-koppelvlakke Intel Agilex FPGA IP-ontwerp Example Gebruikersgids Argiewe
19.3	Eksterne geheue-koppelvlakke Intel Agilex FPGA IP-ontwerp Example Gebruikersgids Argiewe

Dokumenthersieningsgeskiedenis vir eksterne geheue-koppelvlakke Intel Agilex FPGA IP-ontwerp Example Gebruikersgids

Dokument weergawe	Intel Quartus Prime weergawe	IP weergawe	Veranderinge
2021.06.21	21.2	2.4.2	In die Ontwerp Bvampdie Vinnige Begin hoofstuk: • Het 'n nota by die Samestelling en programmering van die Intel Agilex EMIF Design Example onderwerp. • Het die titel van die gewysig Genereer 'n Ontwerp Example met die Kalibrasie Ontfout Opsie onderwerp. • Bygevoeg die Genereer 'n Ontwerp Example met die TG-konfigurasie-opsie en Aktiveer die verkeersgenerator in 'n ontwerp Bvample onderwerpe. • Stap 2, 3 en 4 gewysig, verskeie syfers opgedateer en 'n nota bygevoeg in die Gebruik die Ontwerp Example met die EMIF Debug Toolkit onderwerp.
2021.03.29	21.1	2.4.0	In die Ontwerp Bvampdie Vinnige Begin hoofstuk: • Het 'n nota by die Genereer die sintetiseerbare EMIF-ontwerp Example en Genereer die EMIF-ontwerp Example vir Simulasie onderwerpe. • Opgedateer die File Struktuurdiagram in die Genereer die EMIF-ontwerp Example vir Simulasie onderwerp.
2020.12.14	20.4	2.3.0	In die Ontwerp Bvampdie Vinnige Begin hoofstuk, het die volgende veranderinge aangebring: • Opgedateer die Genereer die sintetiseerbare EMIF-ontwerp Example onderwerp om multi-EMIF-ontwerpe in te sluit. • Het die figuur vir stap 3, in die Genereer die EMIF-ontwerp Example vir Simulasie onderwerp.
2020.10.05	20.3	2.3.0	In die Ontwerp Bvampdie Vinnige Begingids hoofstuk, het die volgende veranderinge aangebring: • In Skep 'n EMIF-projek, het die prent in stap 6 opgedateer. • In Genereer die sintetiseerbare EMIF-ontwerp Example, het die figuur in stap 3 opgedateer. • In Genereer die EMIF-ontwerp Example vir Simulasie, het die figuur in stap 3 opgedateer. • In Simulasie versus hardeware-implementering, het 'n geringe tikfout in die tweede tabel reggestel. • In Gebruik die Ontwerp Example met die EMIF Debug Toolkit, stap 6 gewysig, stappe 7 en 8 bygevoeg.
voortgesit …

Dokument weergawe	Intel Quartus Prime weergawe	IP weergawe	Veranderinge
2020.04.13	20.1	2.1.0	• In die Oor hoofstuk, gewysig die tabel in die Vrystelling inligting onderwerp. • In die Ontwerp Bvampdie Vinnige Begingids hoofstuk: — Gewysigde stap 7 en die gepaardgaande beeld, in die Genereer die sintetiseerbare EMIF-ontwerp Example onderwerp. — Gewysig die Genereer die Ontwerp Example met die Debug-opsie onderwerp. — Gewysig die Gebruik die Ontwerp Example met die EMIF Debug Toolkit onderwerp.
2019.12.16	19.4	2.0.0	• In die Ontwerp Bvampdie Vinnige Begin hoofstuk: — Het die illustrasie in stap 6 van die Skep 'n EMIF-projek onderwerp. — Het die illustrasie in stap 4 van die Genereer die sintetiseerbare EMIF-ontwerp Example onderwerp. — Het die illustrasie in stap 4 van die Genereer die EMIF-ontwerp Example vir Simulasie onderwerp. — Gewysigde stap 5 in die Genereer die EMIF-ontwerp Example vir Simulasie onderwerp. — Gewysig die Algemene speldriglyne en Aangrensende banke gedeeltes van die Penplasing vir Intel Agilex EMIF IP onderwerp.
2019.10.18	19.3		• In die Skep 'n EMIF-projek onderwerp, het die prent opgedateer met punt 6. • In die Genereer en konfigureer die EMIF IP onderwerp, het die figuur opgedateer met stap 1. • In die tabel in die Intel Agilex EMIF Parameter Editor Riglyne onderwerp, verander die beskrywing vir die Raad oortjie. • In die Genereer die sintetiseerbare EMIF-ontwerp Example en Genereer die EMIF-ontwerp Example vir Simulasie onderwerpe, het die prent in stap 3 van elke onderwerp opgedateer. • In die Genereer die EMIF-ontwerp Example vir Simulasie onderwerp, opgedateer die Gegenereerde Simulasie Ontwerp Bvample File Struktuur figuur en die aantekening na die figuur gewysig. • In die Genereer die sintetiseerbare EMIF-ontwerp Example onderwerp, 'n stap en 'n figuur bygevoeg vir verskeie koppelvlakke.
2019.07.31	19.2	1.2.0	• Bygevoeg Oor die eksterne geheue-koppelvlakke Intel Agilex FPGA IP hoofstuk en Vrystellingsinligting. • Opgedateerde datums en weergawenommers. • Geringe verbetering aan die Sintese Ontwerp Example figuur in die Sintese Ontwerp Example onderwerp.
2019.04.02	19.1		• Aanvanklike vrystelling.

Dokumenthersieningsgeskiedenis vir eksterne geheue-koppelvlakke Intel Agilex FPGA IP-ontwerp Example Gebruikersgids

Dokumente / Hulpbronne

intel UG-20219 Eksterne geheue-koppelvlakke Intel Agilex FPGA IP-ontwerp Example [pdf] Gebruikersgids UG-20219 Eksterne geheue-koppelvlakke Intel Agilex FPGA IP-ontwerp Example, UG-20219, Eksterne geheue-koppelvlakke Intel Agilex FPGA IP-ontwerp Example, Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP-ontwerp Example

Verwysings

• Gebruikershandleiding