UG-20219 外部メモリ インターフェイス インテル Agilex FPGA IP 設計例ample
外部メモリ インターフェイス インテル® Agilex™ FPGA IP について
リリース情報
IP バージョンは、v19.1 までのインテル® Quartus® Prime Design Suite ソフトウェアのバージョンと同じです。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降から、IP コアには新しい IP バージョニング スキームがあります。 IP バージョニング スキーム (XYZ) 番号は、ソフトウェア バージョンごとに異なります。 変更:
- X は、IP のメジャー リビジョンを示します。 インテル Quartus Prime ソフトウェアを更新する場合、IP を再生成する必要があります。
- Y は、IP に新しい機能が含まれていることを示します。 IP を再生成して、これらの新機能を含めます。
- Z は、IP に小さな変更が含まれていることを示します。 IP を再生成して、これらの変更を含めます。
アイテム 説明 IPバージョン 2.4.2 インテル Quartus Prime 21.2 発売日 2021.06.21
設計例amp外部メモリー・インターフェイス インテル Agilex™ FPGA IP のクイック・スタート・ガイド
自動化された設計例ampファイル・フローは、インテル Agilex™ 外部メモリー・インターフェイスで使用できます。 ジェネレートExampEx の le Designs ボタンample Designs タブでは、合成およびシミュレーション デザインを指定および生成できます。ample file EMIF IP の検証に使用できるセット。 デザインexを生成できますampインテル FPGA 開発キットに一致するファイル、または生成する EMIF IP 用のファイル。 デザインexを使用できますamp評価を支援するため、または独自のシステムの出発点として使用してください。
一般設計例ampファイル ワークフロー
EMIF プロジェクトの作成
インテル Quartus Prime ソフトウェアのバージョン 17.1 以降では、EMIF IP を生成して ex をデザインする前に インテル Quartus Prime プロジェクトを作成する必要があります。ampル。
- インテル Quartus Prime ソフトウェアを起動し、 File ➤ 新規プロジェクト ウィザード。 [次へ] をクリックします。 設計例amp外部メモリー・インターフェイス インテル Agilex™ FPGA IP のクイック・スタート・ガイド
- ディレクトリを指定します ( )、 インテル Quartus Prime プロジェクトの名前 ( )、およびトップレベルの設計エンティティ名 ( ) を作成します。 [次へ] をクリックします。
- 空のプロジェクトが選択されていることを確認します。 [次へ] を XNUMX 回クリックします。
- [ファミリー] で [Intel Agilex] を選択します。
- [名前フィルター] に、デバイスのパーツ番号を入力します。
- [使用可能なデバイス] で、適切なデバイスを選択します。
- [完了]をクリックします。
EMIF IP の生成と構成
次の手順は、EMIF IP を生成して構成する方法を示しています。 このチュートリアルでは DDR4 インターフェイスを作成しますが、手順は他のプロトコルでも同様です。 (これらの手順は、IP カタログ (スタンドアロン) フローに従います。代わりに Platform Designer (システム) フローを使用することを選択した場合、手順は同様です)。
- IP カタログ ウィンドウで、[External Memory Interfaces Intel Agilex FPGA IP] を選択します。 (IP カタログ ウィンドウが表示されていない場合は、 View ➤ IP カタログ。）
- IP パラメータ エディタで、EMIF IP のエンティティ名を指定します (ここで指定した名前が file IP の名前) を指定し、ディレクトリを指定します。 [作成] をクリックします。
- パラメータ エディタには複数のタブがあり、EMIF 実装を反映するようにパラメータを設定する必要があります。
インテル Agilex EMIF パラメーター・エディターのガイドライン
このトピックでは、インテル Agilex EMIF IP パラメーター・エディターでタブをパラメーター化するための高レベルのガイダンスを提供します。
表 1. EMIF パラメータ エディタのガイドライン
| パラメータエディタタブ | ガイドライン |
| 一般的な | 次のパラメータが正しく入力されていることを確認してください。
• デバイスのスピード グレード。 • メモリ クロック周波数。 • PLL 基準クロック周波数。 |
| メモリ | • メモリ デバイスのデータ シートを参照して、パラメータを入力します。 メモリ タブ。
• ALERT# ピンの特定の場所も入力する必要があります。 (DDR4 メモリ プロトコルにのみ適用されます。) |
| メモリ I/O | • プロジェクトの初期調査では、デフォルト設定を使用できます。
メモリ I/O タブ。 • 高度なデザイン検証では、ボード シミュレーションを実行して最適な終端設定を導き出す必要があります。 |
| FPGA I/O | • プロジェクトの初期調査では、デフォルト設定を使用できます。
FPGA I/O タブ。 • 高度なデザイン検証では、関連する IBIS モデルを使用してボード シミュレーションを実行し、適切な I/O 規格を選択する必要があります。 |
| メモリータイミング | • プロジェクトの初期調査では、デフォルト設定を使用できます。
メモリータイミング タブ。 • 高度なデザイン検証では、メモリ デバイスのデータ シートに従ってパラメータを入力する必要があります。 |
| コントローラ | メモリ コントローラーの目的の構成と動作に従ってコントローラー パラメーターを設定します。 |
| 診断 | でパラメーターを使用できます。 診断 タブを使用して、メモリ インターフェイスのテストとデバッグを支援します。 |
| Exampルデザイン | の Exampルデザイン タブでデザインexを生成できますamp合成およびシミュレーション用のファイル。 生成されたデザイン example は、EMIF IP と、ランダム トラフィックを生成してメモリ インターフェイスを検証するドライバーで構成される完全な EMIF システムです。 |
個々のパラメーターの詳細については、External Memory Interfaces Intel Agilex FPGA IP User Guide のメモリ プロトコルの該当する章を参照してください。
合成可能な EMIF デザイン Ex の生成ample
インテル Agilex 開発キットの場合、ほとんどのインテル Agilex EMIF IP 設定をデフォルト値のままにしておくだけで十分です。 合成可能なデザイン ex を生成するにはamp次の手順に従います。
- 元でamp[Designs] タブで、[Synthesis] ボックスがオンになっていることを確認します。
- 単一のインターフェースexを実装している場合amp設計ファイルで、EMIF IP を構成し、 File➤ 保存して、現在の設定をユーザー IP バリエーションに保存します file ( .ip)。
- exを実装している場合amp複数のインターフェースを使用するファイル設計では、IP の数を目的のインターフェース数に指定します。 選択した IP の数と同じ EMIF ID の総数を確認できます。 次の手順に従って、各インターフェイスを構成します。
- Cal-IP を選択して、キャリブレーション IP へのインターフェイスの接続を指定します。
- すべての Parameter Editor タブで、EMIF IP を適切に構成します。
- 元に戻るample Design タブを開き、目的の EMIF ID で Capture をクリックします。
- すべての EMIF ID について、ステップ a から c を繰り返します。
- [クリア] ボタンをクリックしてキャプチャされたパラメータを削除し、ステップ a から c を繰り返して EMIF IP に変更を加えることができます。
- クリック File➤ 保存して、現在の設定をユーザー IP バリエーションに保存します file ( .ip)。
- 単一のインターフェースexを実装している場合amp設計ファイルで、EMIF IP を構成し、 File➤ 保存して、現在の設定をユーザー IP バリエーションに保存します file ( .ip)。
- [Ex を生成] をクリックしますampウィンドウの右上隅にあるデザイン。
- EMIF デザイン ex のディレクトリを指定します。ampして、[OK] をクリックします。 EMIF 設計 ex の生成の成功ample は以下を作成します fileqii ディレクトリ以下に設定します。
- クリック File ➤ [Exit] をクリックして、IP Parameter Editor Pro ウィンドウを終了します。 システム プロンプト、最近の変更は生成されていません。 今生成しますか？ [いいえ] をクリックして、次のフローに進みます。
- 元を開くにはampルデザイン、クリック File ➤ プロジェクトを開き， /ample_name>/qii/ed_synth.qpf を開き、[開く] をクリックします。
注記： 設計例のコンパイルとプログラミングに関する情報については、ampル、参照
インテル Agilex EMIF Design Ex のコンパイルとプログラミングampル。
図 4. 生成された合成可能なデザイン Example File 構造
XNUMX つ以上の外部メモリ インターフェイスを持つシステムを構築する方法については、デザイン例の作成を参照してください。amp外部メモリー・インターフェイス インテル Agilex FPGA IP ユーザーガイドの複数の EMIF インターフェイスを含むファイル。 複数のインターフェイスのデバッグについては、External Memory Interfaces Intel Agilex FPGA IP User Guide の Enable the EMIF Toolkit in an Existing Design を参照してください。
注記： Simulation または Synthesis チェックボックスを選択しない場合、宛先ディレクトリには Platform Designer デザインのみが含まれます。 fileインテル Quartus Prime ソフトウェアで直接コンパイルすることはできませんが、コンパイルすることはできます。 view または Platform Designer で編集します。 この状況では、次のコマンドを実行して合成とシミュレーションを生成できます。 file セットします。
- コンパイル可能なプロジェクトを作成するには、宛先ディレクトリで quartus_sh -t make_qii_design.tclscript を実行する必要があります。
- シミュレーション プロジェクトを作成するには、宛先ディレクトリで quartus_sh -t make_sim_design.tcl スクリプトを実行する必要があります。
注記： デザインexを生成した場合ampファイルを開き、パラメーター エディターで変更を加えるには、デザインを再生成する必要があります。ample で、変更が実装されたことを確認できます。 新しく生成されたデザイン exampファイルは既存のデザインを上書きしません example files.
EMIF 設計例の生成ampシミュレーション用ファイル
インテル Agilex 開発キットの場合、ほとんどのインテル Agilex EMIF IP 設定をデフォルト値のままにしておくだけで十分です。 デザインexを生成するにはampシミュレーション用のファイルを作成するには、次の手順に従います。
- 元でamp[設計] タブで、[シミュレーション] ボックスがオンになっていることを確認します。 また、必要なシミュレーション HDL 形式 (Verilog または VHDL) を選択します。
- EMIF IP を構成し、 File ➤ 保存して、現在の設定をユーザー IP バリエーションに保存します file ( .ip)。
- [Ex を生成] をクリックしますampウィンドウの右上隅にあるデザイン。
- EMIF デザイン ex のディレクトリを指定します。ampして、[OK] をクリックします。 EMIF 設計 ex の生成の成功ample は複数を作成します file sim/ed_sim ディレクトリの下にある、サポートされているさまざまなシミュレーターのセット。
- クリック File ➤ [Exit] をクリックして、IP Parameter Editor Pro ウィンドウを終了します。 システム プロンプト、最近の変更は生成されていません。 今生成しますか？ [いいえ] をクリックして、次のフローに進みます。
生成されたシミュレーション デザイン Example File 構造
注記： 外部メモリー・インターフェイス インテル Agilex FPGA IP は現在、VCS、ModelSim/QuestaSim、および Xcelium シミュレーターのみをサポートしています。 追加のシミュレータ サポートは、将来のリリースで計画されています。
注記： Simulation または Synthesis チェックボックスを選択しない場合、宛先ディレクトリには Platform Designer デザインのみが含まれます。 fileインテル Quartus Prime ソフトウェアで直接コンパイルすることはできませんが、コンパイルすることはできます。 view または Platform Designer で編集します。 この状況では、次のコマンドを実行して合成とシミュレーションを生成できます。 file セットします。
- コンパイル可能なプロジェクトを作成するには、宛先ディレクトリで quartus_sh -t make_qii_design.tcl スクリプトを実行する必要があります。
- シミュレーション プロジェクトを作成するには、宛先ディレクトリで quartus_sh -t make_sim_design.tcl スクリプトを実行する必要があります。
注記： デザインexを生成した場合ampファイルを開き、パラメーター エディターで変更を加えるには、デザインを再生成する必要があります。ample で、変更が実装されたことを確認できます。 新しく生成されたデザイン exampファイルは既存のデザインを上書きしません example files.
シミュレーションとハードウェアの実装
外部メモリ インターフェイス シミュレーションの場合、IP 生成中に [Diagnostics] タブでスキップ キャリブレーションまたはフル キャリブレーションを選択できます。
EMIFシミュレーションモデル
この表は、スキップ キャリブレーション モデルとフル キャリブレーション モデルの特性を比較したものです。
表 2. EMIF シミュレーション モデル: スキップ キャリブレーションとフル キャリブレーション
| キャリブレーションをスキップ | フルキャリブレーション |
| ユーザー ロジックに焦点を当てたシステム レベルのシミュレーション。 | キャリブレーションに重点を置いたメモリ インターフェイス シミュレーション。 |
| キャリブレーションの詳細はキャプチャされません。 | すべての をキャプチャしますtagキャリブレーションのES。 |
| データを保存および取得する機能があります。 | レベリング、ビットごとのデスキューなどが含まれます。 |
| 正確な効率を表します。 | |
| 基板スキューを考慮していません。 | |
RTL シミュレーションとハードウェア インプリメンテーション
この表は、EMIF シミュレーションとハードウェア実装の主な違いを示しています。
表 3. EMIF RTL シミュレーションとハードウェア実装
| RTL シミュレーション | ハードウェアの実装 |
| Nios® の初期化とキャリブレーション コードは並行して実行されます。 | Nios の初期化とキャリブレーション コードが順次実行されます。 |
| インターフェイスは、シミュレーションで同時に cal_done 信号をアサートします。 | フィッター操作はキャリブレーションの順序を決定し、インターフェイスは同時に cal_done をアサートしません。 |
デザインのアプリケーションのトラフィック パターンに基づいて RTL シミュレーションを実行する必要があります。 RTL シミュレーションは PCB トレース遅延をモデル化しないため、RTL シミュレーションとハードウェア インプリメンテーションの間でレイテンシに不一致が生じる可能性があることに注意してください。
ModelSim を使用した外部メモリ インターフェイス IP のシミュレーション
この手順では、EMIF デザイン ex をシミュレートする方法を示します。ampル。
- Mentor Graphics* ModelSim ソフトウェアを起動し、 File ➤ ディレクトリを変更します。 生成されたデザイン ex 内の sim/ed_sim/mentor ディレクトリに移動します。ampルフォルダ。
- 画面の下部に [トランスクリプト] ウィンドウが表示されていることを確認します。 [トランスクリプト] ウィンドウが表示されていない場合は、 View ➤ 写し。
- Transcript ウィンドウで、source msim_setup.tcl を実行します。
- ソース msim_setup.tcl の実行が終了したら、[Transcript] ウィンドウで ld_debug を実行します。
- ld_debug の実行が終了したら、[オブジェクト] ウィンドウが表示されることを確認します。 [オブジェクト] ウィンドウが表示されていない場合は、 をクリックして表示します。 View ➤ オブジェクト。
- [オブジェクト] ウィンドウで、右クリックして [波形の追加] を選択し、シミュレートする信号を選択します。
- シミュレーション用の信号の選択が終了したら、Transcript ウィンドウで run -all を実行します。 シミュレーションは完了するまで実行されます。
- シミュレーションが表示されていない場合は、 View ➤ウェーブ。
インテル Agilex EMIF IP のピン配置
このトピックでは、ピン配置のガイドラインを示します。
以上view
インテル Agilex FPGA の構造は次のとおりです。
- 各デバイスには最大 8 つの I/O バンクが含まれます。
- 各 I/O バンクには、2 つのサブ I/O バンクが含まれます。
- 各サブ I/O バンクには 4 レーンが含まれます。
- 各レーンには、12 個の汎用 I/O (GPIO) ピンが含まれています。
一般的なピンのガイドライン
以下は、一般的なピンのガイドラインです。
注記： 詳細なピン情報については、External Memory Interfaces Intel Agilex FPGA IP User Guide の外部メモリ プロトコルのプロトコル固有の章にある Intel Agilex FPGA EMIF IP Pin and Resource Planning セクションを参照してください。
- 特定の外部メモリ インターフェイスのピンが同じ I/O 行内にあることを確認します。
- 複数のバンクにまたがるインターフェイスは、次の要件を満たす必要があります。
- バンクは互いに隣接している必要があります。 隣接するバンクについては、外部メモリー・インターフェイス インテル Agilex FPGA IP ユーザーガイドの EMIF アーキテクチャー: I/O バンクのトピックを参照してください。
- すべてのアドレスとコマンド、および関連するピンは、XNUMX つのサブバンク内に存在する必要があります。
- アドレス、コマンド、およびデータ ピンは、次の条件下でサブバンクを共有できます。
- アドレス、コマンド、およびデータ ピンは、I/O レーンを共有できません。
- アドレスおよびコマンド バンク内の未使用の I/O レーンのみにデータ ピンを含めることができます。
表 4. 一般的なピンの制約
| 信号タイプ | 制約 |
| データストロボ | DQ グループに属するすべての信号は、同じ I/O レーンに存在する必要があります。 |
| データ | 関連する DQ ピンは、同じ I/O レーンに存在する必要があります。 双方向データ ラインをサポートしないプロトコルの場合、読み取り信号は書き込み信号とは別にグループ化する必要があります。 |
| アドレスとコマンド | アドレス ピンとコマンド ピンは、I/O サブバンク内の定義済みの場所に配置する必要があります。 |
注記： 詳細なピン情報については、External Memory Interfaces Intel Agilex FPGA IP User Guide の外部メモリ プロトコルのプロトコル固有の章にある Intel Agilex FPGA EMIF IP Pin and Resource Planning セクションを参照してください。
- 特定の外部メモリ インターフェイスのピンが同じ I/O 行内にあることを確認します。
- 複数のバンクにまたがるインターフェイスは、次の要件を満たす必要があります。
- バンクは互いに隣接している必要があります。 隣接するバンクについては、外部メモリー・インターフェイス インテル Agilex FPGA IP ユーザーガイドの EMIF アーキテクチャー: I/O バンクのトピックを参照してください。
- すべてのアドレスとコマンド、および関連するピンは、XNUMX つのサブバンク内に存在する必要があります。
- アドレス、コマンド、およびデータ ピンは、次の条件下でサブバンクを共有できます。
- アドレス、コマンド、およびデータ ピンは、I/O レーンを共有できません。
- アドレスおよびコマンド バンク内の未使用の I/O レーンのみにデータ ピンを含めることができます。
デザイン Ex の生成ampTG 構成オプションを含むファイル
生成された EMIF デザイン exampファイルには、トラフィック ジェネレーター ブロック (TG) が含まれています。 デフォルトでは、デザイン exampファイルは、ハードコーディングされたトラフィック パターンを再起動するためにのみリセットできる単純な TG ブロック (altera_tg_avl) を使用します。 必要に応じて、代わりに構成可能なトラフィック ジェネレーター (TG2) を有効にすることもできます。 コンフィギャラブル トラフィック ジェネレーター (TG2) (altera_tg_avl_2) では、制御レジスターを介してリアルタイムでトラフィック パターンを構成できます。つまり、トラフィック パターンを変更または再起動するためにデザインを再コンパイルする必要はありません。 このトラフィック ジェネレータは、EMIF 制御インターフェイスで送信するトラフィックのタイプを細かく制御します。 さらに、詳細な障害情報を含むステータス レジスタを提供します。
Design Ex でのトラフィック ジェネレーターの有効化ample
EMIF パラメータ エディタの [Diagnostics] タブから、設定可能なトラフィック ジェネレータを有効にできます。 構成可能なトラフィック ジェネレーターを有効にするには、Diagnostics タブで Use configurable Avalon traffic generator 2.0 をオンにします。
図6.
- デフォルトのトラフィック パターンを無効にすることもできますtage またはユーザー構成のトラフィックtage、ただし少なくとも XNUMX つの s が必要ですtage 有効。 これらの情報については、tag詳細は、External Memory Interfaces Intel Agilex FPGA IP User Guide の Default Traffic Pattern および User-configured Traffic Pattern を参照してください。
- TG2 テスト期間パラメーターは、デフォルトのトラフィック パターンにのみ適用されます。 短い、中程度、または無限のテスト期間を選択できます。
- TG2 Configuration Interface Mode パラメータの XNUMX つの値のいずれかを選択できます。
- JTAG: システム コンソールで GUI を使用できるようにします。 詳細については、External Memory Interfaces Intel Agilex FPGA IP User Guide の Traffic Generator Configuration Interface を参照してください。
- 輸出： カスタム RTL ロジックを使用してトラフィック パターンを制御できます。
デザイン Ex の使用ampEMIF Debug Toolkit を使用したファイル
EMIF Debug Toolkit を起動する前に、プログラミングでデバイスを構成したことを確認してください。 file EMIF Debug Toolkit が有効になっている。 EMIF デバッグ ツールキットを起動するには、次の手順に従います。
- インテル Quartus Prime ソフトウェアで、Tools ➤ System Debugging Tools ➤ System Console を選択して System Console を開きます。
- [インテル Quartus Prime ソフトウェアでプロジェクトがすでに開いている場合は、このステップをスキップしてください。] System Console で、SRAM オブジェクトをロードします。 file (.sof) を使用してボードをプログラムしました (External Memory Interfaces Intel Agilex FPGA IP User Guide の Prerequisites for Using the EMIF Debug Toolkit で説明されているように)。
- デバッグするインスタンスを選択します。
- 設計例の生成で説明されているように、EMIF キャリブレーション デバッグ用の EMIF キャリブレーション デバッグ ツールキットを選択します。ampキャリブレーション デバッグ オプション付きのファイル。 または、「デザイン例の生成」で説明されているように、トラフィック ジェネレーターのデバッグ用に EMIF TG コンフィギュレーション ツールキットを選択します。ampTG 構成オプションを使用してファイルを作成します。
- [ツールキットを開く] をクリックしてメインを開きます view EMIF デバッグ ツールキットの。
- プログラムされたデザインに複数の EMIF インスタンスがある場合は、列 (J へのパス) を選択します。TAG master) と、ツールキットをアクティブ化する EMIF インスタンスのメモリ インターフェイス ID。
- [Activate Interface] をクリックして、ツールキットがインターフェイス パラメータとキャリブレーション ステータスを読み取れるようにします。
- 一度に XNUMX つのインターフェイスをデバッグする必要があります。 したがって、デザイン内の別のインターフェイスに接続するには、まず現在のインターフェイスを非アクティブにする必要があります。
以下は例ですampそれぞれ、EMIF キャリブレーション デバッグ ツールキットおよび EMIF TG 構成ツールキットからのレポートのファイル。
注記： キャリブレーションのデバッグの詳細については、External Memory Interfaces Intel Agilex FPGA IP User GuideのExternal Memory Interface Debug Toolkitを使用したデバッグを参照してください。
注記： トラフィック ジェネレーターのデバッグの詳細については、External Memory Interfaces Intel Agilex FPGA IP User Guide の Traffic Generator Configuration User Interface を参照してください。
設計例amp外部メモリー・インターフェイス インテル Agilex FPGA IP の説明
EMIF IP をパラメーター化して生成するときに、システムがシミュレーションおよび合成用のディレクトリを作成するように指定できます。 file を設定し、 file 自動的に設定します。 Ex で Simulation または Synthesis を選択した場合ampルデザイン FileExのample Designs タブで、システムは完全なシミュレーションを作成します file セットまたは完全な合成 file 選択に従って設定します。
合成設計例ample
合成設計exampファイルには、次の図に示す主要なブロックが含まれています。
- 合成可能な Avalon®-MM ex であるトラフィック ジェネレーターampパラメータ化された数のアドレスへの読み取りと書き込みの疑似ランダム パターンを実装するファイル ドライバ。 また、トラフィック ジェネレーターは、メモリから読み取ったデータを監視して、書き込まれたデータと一致することを確認し、そうでない場合はエラーをアサートします。
- 以下を含むメモリ インターフェイスのインスタンス。
- Avalon-MM インターフェイスと AFI インターフェイスの間を調整するメモリ コントローラー。
- PHY は、メモリ コントローラと外部メモリ デバイス間のインターフェイスとして機能し、読み取りおよび書き込み操作を実行します。
図 7. 合成デザイン例ample
注記： PLL 共有モード、DLL 共有モード、または OCT 共有モード パラメーターの XNUMX つまたは複数が [共有なし] 以外の値に設定されている場合、合成デザイン exampファイルには、XNUMX つのトラフィック ジェネレーター/メモリ インターフェイス インスタンスが含まれます。 XNUMX つのトラフィック ジェネレーター/メモリ インターフェイス インスタンスは、パラメーター設定で定義された共有 PLL/DLL/OCT 接続によってのみ関連付けられます。 トラフィック ジェネレーター/メモリ インターフェイス インスタンスは、独自のデザインでこのような接続を行う方法を示しています。
シミュレーション設計例ample
シミュレーション設計例ampファイルには、次の図に示す主要なブロックが含まれています。
- 合成設計例のインスタンスampル。 前のセクションで説明したように、合成設計 exampファイルには、トラフィック ジェネレーター、キャリブレーション コンポーネント、およびメモリ インターフェイスのインスタンスが含まれています。 これらのブロックは、ラピッド シミュレーションに適した抽象シミュレーション モデルに既定で設定されます。
- メモリ プロトコル仕様に準拠する汎用モデルとして機能するメモリ モデル。 多くの場合、メモリ ベンダーは、ベンダーからダウンロードできる特定のメモリ コンポーネントのシミュレーション モデルを提供しています。 webサイト。
- 外部メモリ インターフェイス IP およびトラフィック ジェネレーターからのステータス信号を監視して、全体的な合格または不合格の状態を通知するステータス チェッカー。
図 10. シミュレーション デザイン例ample
Example Designs インターフェイス タブ
パラメータエディタにはExが含まれていますample Designs タブでは、設計をパラメータ化して生成することができます。ampレ。
外部メモリー・インターフェイス インテル Agilex FPGA IP 設計例ampユーザーガイドのアーカイブ
IP バージョンは、v19.1 までの インテル Quartus Prime Design Suite ソフトウェアのバージョンと同じです。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降から、IP には新しい IP バージョニング スキームがあります。 IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。
外部メモリー・インターフェイス インテル Agilex FPGA IP Design Ex のドキュメント改訂履歴ampユーザーガイド
| ドキュメントバージョン | インテル Quartus Prime バージョン | IPバージョン | 変更点 |
| 2021.06.21 | 21.2 | 2.4.2 | では 設計例ampクイックスタート 章：
• にメモを追加 インテル Agilex EMIF Design Ex のコンパイルとプログラミングample トピック。 • のタイトルを変更しました デザイン Ex の生成ampキャリブレーション デバッグ オプション付きのファイル トピック。 •追加 デザイン Ex の生成ampTG 構成オプションを含むファイル そして Design Ex でのトラフィック ジェネレーターの有効化ample トピック。 • 手順 2、3、および 4 を変更し、いくつかの図を更新し、注記を追加しました。 デザイン Ex の使用ampEMIF Debug Toolkit を使用したファイル トピック。 |
| 2021.03.29 | 21.1 | 2.4.0 | では 設計例ampクイックスタート 章：
• にメモを追加 合成可能な EMIF デザイン Ex の生成ample そして EMIF 設計例の生成ampシミュレーション用ファイル トピック。 • を更新しました File の構造図 EMIF 設計例の生成ampシミュレーション用ファイル トピック。 |
| 2020.12.14 | 20.4 | 2.3.0 | では 設計例ampクイックスタート の章で、次の変更を行いました。
• を更新しました 合成可能な EMIF デザイン Ex の生成ample マルチEMIF設計を含めるトピック。 • のステップ 3 の図を更新しました。 EMIF 設計例の生成ampシミュレーション用ファイル トピック。 |
| 2020.10.05 | 20.3 | 2.3.0 | では 設計例ample クイック スタート ガイド の章で、次の変更を行いました。
• の EMIF プロジェクトの作成、手順 6 で画像を更新しました。 • の 合成可能な EMIF デザイン Ex の生成ample、手順 3 の図を更新しました。 • の EMIF 設計例の生成ampシミュレーション用ファイル、手順 3 の図を更新しました。 • の シミュレーションとハードウェアの実装、XNUMX 番目の表の小さなタイプミスを修正しました。 • の デザイン Ex の使用ampEMIF Debug Toolkit を使用したファイル、手順 6 を変更、手順 7 と 8 を追加。 |
| 続き… | |||
| ドキュメントバージョン | インテル Quartus Prime バージョン | IPバージョン | 変更点 |
| 2020.04.13 | 20.1 | 2.1.0 | • の中に について の章の表を変更
リリース情報 トピック。 • の中に 設計例ample クイック スタート ガイド 章： — 手順 7 と関連する画像を変更 合成可能な EMIF デザイン Ex の生成ample トピック。 — を変更しました デザイン Ex の生成ampDebug オプション付きのファイル トピック。 — を変更しました デザイン Ex の使用ampEMIF Debug Toolkit を使用したファイル トピック。 |
| 2019.12.16 | 19.4 | 2.0.0 | • の中に 設計例ampクイックスタート 章：
— のステップ 6 の図を更新しました EMIF プロジェクトの作成 トピック。 — のステップ 4 の図を更新しました 合成可能な EMIF デザイン Ex の生成ample トピック。 — のステップ 4 の図を更新しました EMIF 設計例の生成ampシミュレーション用ファイル トピック。 — の手順 5 を変更 EMIF 設計例の生成ampシミュレーション用ファイル トピック。 — を変更しました 一般的なピンのガイドライン そして 隣接するバンク のセクション インテル Agilex EMIF IP のピン配置 トピック。 |
| 2019.10.18 | 19.3 | • の中に EMIF プロジェクトの作成 トピック、ポイント 6 で画像を更新しました。
• の中に EMIF IP の生成と構成 トピック、ステップ 1 で図を更新しました。 • の表で インテル Agilex EMIF パラメーター・エディターのガイドライン の説明を変更しました。 ボード タブ。 • の中に 合成可能な EMIF デザイン Ex の生成ample そして EMIF 設計例の生成ampシミュレーション用ファイル トピック、各トピックの手順 3 の画像を更新しました。 • の中に EMIF 設計例の生成ampシミュレーション用ファイル トピック、更新 生成されたシミュレーション デザイン Example File 構造 図に続く注記を修正。 • の中に 合成可能な EMIF デザイン Ex の生成ample トピックに、複数のインターフェイスの手順と図を追加しました。 |
|
| 2019.07.31 | 19.2 | 1.2.0 | • 追加した 外部メモリー・インターフェイス インテル Agilex FPGA IP について 章とリリース情報。
• 日付とバージョン番号を更新。 • のマイナーな機能強化 合成設計例ample の数字 合成設計例ample トピック。 |
| 2019.04.02 | 19.1 | • 初回リリース。 |
外部メモリー・インターフェイス インテル Agilex FPGA IP Design Ex のドキュメント改訂履歴ampユーザーガイド
ドキュメント / リソース
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intel UG-20219 外部メモリ インターフェイス Intel Agilex FPGA IP Design Example [pdf] ユーザーガイド UG-20219 外部メモリ インターフェイス インテル Agilex FPGA IP 設計例ampファイル、UG-20219、外部メモリ インターフェイス インテル Agilex FPGA IP 設計例ampファイル、Interfaces Intel Agilex FPGA IP Design Exampファイル、Agilex FPGA IP 設計例ample |
