UG-20219 Сыртқы жад интерфейстері Intel Agilex FPGA IP Design Example

Сыртқы жад интерфейстері туралы Intel® Agilexâ„¢ FPGA IP

Шығарылым туралы ақпарат

IP нұсқалары Intel® Quartus® Prime Design Suite бағдарламалық құралының v19.1 дейінгі нұсқаларымен бірдей. Intel Quartus Prime Design Suite бағдарламалық құралының 19.2 немесе одан кейінгі нұсқасынан бастап, IP ядроларында жаңа IP нұсқасының схемасы бар. IP нұсқасының схемасы (XYZ) нөмірі бір бағдарламалық құрал нұсқасынан екіншісіне өзгереді. Өзгеріс:

• X IP-нің негізгі қайта қарауын көрсетеді. Intel Quartus Prime бағдарламалық құралын жаңартсаңыз, IP мекенжайын қайта жасауыңыз керек.
• Y IP жаңа мүмкіндіктерді қамтитынын көрсетеді. Осы жаңа мүмкіндіктерді қосу үшін IP мекенжайыңызды қайта жасаңыз.
• Z IP аздаған өзгерістерді қамтитынын көрсетеді. Осы өзгерістерді қосу үшін IP мекенжайыңызды қайта жасаңыз.
  

  Элемент	Сипаттама
  IP нұсқасы	2.4.2
  Intel Quartus Prime	21.2
  Шығарылған күні	2021.06.21

Дизайн Example Сыртқы жад интерфейстеріне арналған жылдам бастау нұсқаулығы Intel Agilex™ FPGA IP

Автоматтандырылған дизайн, мысалыample ағыны Intel Agilex™ сыртқы жад интерфейстері үшін қол жетімді. Generate Example Designs түймесі Example Дизайндар қойындысы синтез және модельдеу дизайнын көрсетуге және жасауға мүмкіндік береді, мысалыample file EMIF IP мекенжайын тексеру үшін пайдалануға болатын жиындар. Сіз бұрынғы дизайнды жасай аласызample Intel FPGA әзірлеу жинағына немесе сіз жасайтын кез келген EMIF IP үшін сәйкес келеді. Сіз бұрынғы дизайнды пайдалана аласызampбағалауға көмектесу үшін немесе өзіңіздің жүйеңіздің бастапқы нүктесі ретінде.

Жалпы дизайн Example Жұмыс процестері

EMIF жобасын жасау

Intel Quartus Prime бағдарламалық жасақтамасының 17.1 және одан кейінгі нұсқасы үшін EMIF IP және дизайнды жасамас бұрын Intel Quartus Prime жобасын жасау керек.ampле.

1. Intel Quartus Prime бағдарламалық құралын іске қосыңыз және таңдаңыз File ➤ Жаңа жоба шебері. Келесі түймесін басыңыз. Дизайн Example Сыртқы жад интерфейстеріне арналған жылдам бастау нұсқаулығы Intel Agilex™ FPGA IP
2. Каталогты көрсетіңіз ( ), Intel Quartus Prime жобасының атауы ( ) және жоғары деңгейлі дизайн нысанының атауы ( ) жасағыңыз келетін. Келесі түймесін басыңыз.
3. Бос жоба таңдалғанын тексеріңіз. «Келесі» түймесін екі рет басыңыз.
4. Отбасы астында Intel Agilex таңдаңыз.
5. Атау сүзгісі астында құрылғы бөлігінің нөмірін теріңіз.
6. Қолжетімді құрылғылар астында сәйкес құрылғыны таңдаңыз.
7. Аяқтау түймесін басыңыз.

EMIF IP құру және конфигурациялау

Келесі қадамдар EMIF IP мекенжайын жасау және конфигурациялау жолын көрсетеді. Бұл шолу DDR4 интерфейсін жасайды, бірақ қадамдар басқа протоколдар үшін ұқсас. (Бұл қадамдар IP каталогы (оқшау) ағынымен жүреді; оның орнына Платформа құрастырушы (жүйе) ағынын пайдалануды таңдасаңыз, қадамдар ұқсас болады.)

1. IP каталогы терезесінде External Memory Interfaces Intel Agilex FPGA IP таңдаңыз. (Егер IP каталогы терезесі көрінбесе, таңдаңыз View ➤ IP каталогы.)
2. IP параметрі өңдегішінде EMIF IP үшін нысан атауын беріңіз (мұнда берген атау келесіге айналады: file IP атауы) және каталогты көрсетіңіз. Жасау түймесін басыңыз.
3. Параметр өңдегішінде EMIF орындалуын көрсету үшін параметрлерді конфигурациялау қажет бірнеше қойынды бар.

Intel Agilex EMIF параметр өңдегішінің нұсқаулары
Бұл тақырып Intel Agilex EMIF IP параметр өңдегішіндегі қойындыларды параметрлеуге арналған жоғары деңгейлі нұсқауларды береді.

Кесте 1. EMIF параметрін өңдеуші нұсқаулары

Параметрлер өңдегіш қойындысы	Әдістемелік нұсқаулар
Жалпы	Келесі параметрлердің дұрыс енгізілгеніне көз жеткізіңіз: • Құрылғының жылдамдық дәрежесі. • Жад жиілігі. • PLL анықтамалық тактілік жиілігі.
Жад	• Параметрлерді жад құрылғысына енгізу үшін деректер парағын қараңыз Жад қойындысы. • Сондай-ақ ALERT# істікшелі үшін арнайы орынды енгізуіңіз керек. (Тек DDR4 жад протоколына қолданылады.)
Мем енгізу/шығару	• Бастапқы жобаны зерттеу үшін мына жерде әдепкі параметрлерді пайдалануға болады Мем енгізу/шығару қойындысы. • Жетілдірілген дизайнды тексеру үшін оңтайлы аяқтау параметрлерін алу үшін тақта симуляциясын орындау керек.
FPGA енгізу/шығару	• Бастапқы жобаны зерттеу үшін мына жерде әдепкі параметрлерді пайдалануға болады FPGA енгізу/шығару қойындысы. • Жетілдірілген дизайнды тексеру үшін сәйкес енгізу/шығару стандарттарын таңдау үшін байланысты IBIS үлгілерімен тақта симуляциясын орындау керек.
Mem Timeing	• Бастапқы жобаны зерттеу үшін мына жерде әдепкі параметрлерді пайдалануға болады Mem Timeing қойындысы. • Жетілдірілген дизайнды тексеру үшін жад құрылғысының деректер парағына сәйкес параметрлерді енгізу керек.
Контроллер	Контроллердің параметрлерін жад контроллері үшін қажетті конфигурацияға және әрекетке сәйкес орнатыңыз.
Диагностика	параметріндегі параметрлерді пайдалануға болады Диагностика жад интерфейсін тексеруге және жөндеуге көмектесу үшін қойынды.
Example Дизайндар	The Example Дизайндар қойындысы бұрынғы дизайнды жасауға мүмкіндік бередіampсинтез және модельдеу үшін. Жасалған дизайн бұрынғыample — EMIF IP мекенжайынан және жад интерфейсін тексеру үшін кездейсоқ трафикті генерациялайтын драйверден тұратын толық EMIF жүйесі.

Жеке параметрлер туралы толық ақпаратты Сыртқы жад интерфейстері Intel Agilex FPGA IP пайдаланушы нұсқаулығындағы жад протоколына сәйкес тарауды қараңыз.

Синтезделетін EMIF дизайнын жасау Example

Intel Agilex әзірлеу жинағы үшін Intel Agilex EMIF IP параметрлерінің көпшілігін әдепкі мәндерінде қалдыру жеткілікті. Синтезделетін дизайнды жасау үшін, мысалыample, мына қадамдарды орындаңыз:

1. Бұрынғыample Дизайндар қойындысында Синтез өрісіне құсбелгі қойылғанын тексеріңіз.
   • Егер сіз бір интерфейсті қолдансаңыз, мысалыample дизайн, EMIF IP конфигурациялау және басыңыз File➤ Ағымдағы параметрді пайдаланушы IP нұсқасында сақтау үшін сақтау file ( .ip).
     • Егер сіз бұрынғыны іске асырсаңызampбірнеше интерфейстері бар дизайн үшін, интерфейстердің қажетті санына IP санын көрсетіңіз. EMIF идентификаторының жалпы санын таңдалған IP санымен бірдей көре аласыз. Әрбір интерфейсті конфигурациялау үшін мына қадамдарды орындаңыз:
   •  Интерфейстің калибрлеу IP-ге қосылуын көрсету үшін Cal-IP таңдаңыз.
   • EMIF IP мекенжайын Параметрлер өңдегішінің барлық қойындысында сәйкесінше конфигурациялаңыз.
   • Экс дегенге қайта келуample Дизайн қойындысын ашып, керекті EMIF идентификаторында Түсіру түймесін басыңыз.
   • Барлық EMIF идентификаторы үшін a-c қадамын қайталаңыз.
   • Түсірілген параметрлерді жою үшін «Тазалау» түймесін басып, EMIF IP мекенжайына өзгертулер енгізу үшін a-c қадамын қайталауыңызға болады.
   • басыңыз File➤ Ағымдағы параметрді пайдаланушы IP нұсқасында сақтау үшін сақтау file ( .ip).
2. Жасау түймесін басыңызample Дизайн терезенің жоғарғы оң жақ бұрышында.
3. EMIF дизайны үшін каталогты көрсетіңіз, мысалыample және OK түймесін басыңыз. EMIF дизайнының сәтті генерациясы бұрынғыample келесіні жасайды fileqii каталогында орнатылады.
4. басыңыз File ➤ IP Parameter Editor Pro терезесінен шығу үшін шығыңыз. Жүйе соңғы өзгертулер жасалмады. Қазір жасау керек пе? Келесі ағынмен жалғастыру үшін Жоқ түймесін басыңыз.
5. Бұрынғыны ашу үшінample дизайн, басыңыз File ➤ Жобаны ашып, келесіге өтіңіз /ample_name>/qii/ed_synth.qpf және Ашу түймесін басыңыз.
   Ескерту: Дизайнды құрастыру және бағдарламалау туралы ақпарат алу үшін exampле, сілтеме
   Intel Agilex EMIF дизайнын құрастыру және бағдарламалау Exampле.

Сурет 4. Жасалған синтезделетін дизайн Example File Құрылымы

Екі немесе одан да көп сыртқы жад интерфейстері бар жүйені құру туралы ақпарат алу үшін Дизайнды жасау мысалынан қараңызample Бірнеше EMIF интерфейстері бар, Сыртқы жад интерфейстері Intel Agilex FPGA IP пайдаланушы нұсқаулығында. Бірнеше интерфейстерді жөндеу туралы ақпаратты Сыртқы жад интерфейстері Intel Agilex FPGA IP пайдаланушы нұсқаулығындағы Бар дизайндағы EMIF құралдар жинағын қосу бөлімін қараңыз.

Ескерту: Модельдеу немесе синтез құсбелгісін қоймасаңыз, тағайындалған каталогта тек Platform Designer дизайны бар files, оларды тікелей Intel Quartus Prime бағдарламалық құралы құрастыра алмайды, бірақ сіз жасай аласыз view немесе Platform Designer қолданбасында өңдеңіз. Бұл жағдайда синтез және модельдеу жасау үшін келесі пәрмендерді орындауға болады file жинақтар.

• Құрастырылатын жобаны жасау үшін тағайындалған каталогта quartus_sh -t make_qii_design.tclscript іске қосу керек.
• Модельдеу жобасын жасау үшін тағайындалған каталогта quartus_sh -t make_sim_design.tcl сценарийін іске қосу керек.

Ескерту: Егер сіз бұрынғы дизайнды жасаған болсаңызample таңдап, содан кейін параметр өңдегішінде оған өзгертулер енгізіңіз, бұрынғы дизайнды қайта жасауыңыз керекampенгізілген өзгерістерді көру үшін. Жаңадан жасалған дизайн бұрынғыample бар дизайнды қайта жазбайды example files.

EMIF дизайнын жасау ExampМодельдеу үшін

Intel Agilex әзірлеу жинағы үшін Intel Agilex EMIF IP параметрлерінің көпшілігін әдепкі мәндерінде қалдыру жеткілікті. Дизайнды жасау үшін, мысалыampмодельдеу үшін мына қадамдарды орындаңыз:

1. БұрынғыampДизайндар қойындысында Модельдеу ұяшығына құсбелгі қойылғанын тексеріңіз. Сондай-ақ, Verilog немесе VHDL сияқты қажетті Simulation HDL пішімін таңдаңыз.
2. EMIF IP мекенжайын конфигурациялаңыз және түймесін басыңыз File ➤ Ағымдағы параметрді пайдаланушы IP нұсқасында сақтау үшін сақтау file ( .ip).
3. Жасау түймесін басыңызample Дизайн терезенің жоғарғы оң жақ бұрышында.
4. EMIF дизайны үшін каталогты көрсетіңіз, мысалыample және OK түймесін басыңыз. EMIF дизайнының сәтті генерациясы бұрынғыample бірнеше жасайды file sim/ed_sim каталогында қолдау көрсетілетін әртүрлі тренажерларға арналған жиынтықтар.
5. басыңыз File ➤ IP Parameter Editor Pro терезесінен шығу үшін шығыңыз. Жүйе соңғы өзгертулер жасалмады. Қазір жасау керек пе? Келесі ағынмен жалғастыру үшін Жоқ түймесін басыңыз.

Жасалған модельдеу дизайны Мысample File Құрылымы

Ескерту: Сыртқы жад интерфейстері Intel Agilex FPGA IP қазіргі уақытта тек VCS, ModelSim/QuestaSim және Xcelium симуляторларына қолдау көрсетеді. Болашақ шығарылымдарда симуляторды қосымша қолдау жоспарлануда.

Ескерту: Модельдеу немесе синтез құсбелгісін қоймасаңыз, тағайындалған каталогта тек Platform Designer дизайны бар files, оларды тікелей Intel Quartus Prime бағдарламалық құралы құрастыра алмайды, бірақ сіз жасай аласыз view немесе Platform Designer қолданбасында өңдеңіз. Бұл жағдайда синтез және модельдеу жасау үшін келесі пәрмендерді орындауға болады file жинақтар.

• Құрастырылатын жобаны жасау үшін тағайындалған каталогта quartus_sh -t make_qii_design.tcl сценарийін іске қосу керек.
• Модельдеу жобасын жасау үшін тағайындалған каталогта quartus_sh -t make_sim_design.tcl сценарийін іске қосу керек.

Ескерту: Егер сіз бұрынғы дизайнды жасаған болсаңызample таңдап, содан кейін параметр өңдегішінде оған өзгертулер енгізіңіз, бұрынғы дизайнды қайта жасауыңыз керекampенгізілген өзгерістерді көру үшін. Жаңадан жасалған дизайн бұрынғыample бар дизайнды қайта жазбайды example files.

Модельдеу және аппараттық қамтамасыз ету
Сыртқы жад интерфейсін модельдеу үшін IP құру кезінде Диагностика қойындысында калибрлеуді өткізіп жіберуді немесе толық калибрлеуді таңдауға болады.

EMIF модельдеу үлгілері
Бұл кесте өтпелі калибрлеу мен толық калибрлеу үлгілерінің сипаттамаларын салыстырады.

Кесте 2. EMIF модельдеу үлгілері: Толық калибрлеуге қарсы калибрлеуді өткізіп жіберу

Калибрлеуді өткізіп жіберу	Толық калибрлеу
Пайдаланушы логикасына назар аударатын жүйелік деңгейдегі модельдеу.	Калибрлеуге бағытталған жад интерфейсін модельдеу.
Калибрлеу мәліметтері түсірілмеген.	Барлық s түсіредіtagкалибрлеу.
Деректерді сақтау және алу мүмкіндігі бар.	Нивелирлеу, әр биттік қисаю және т.б. қамтиды.
Нақты тиімділікті білдіреді.
Тақтаның қисаюын қарастырмайды.

RTL симуляциясына қарсы аппараттық қамтамасыз ету
Бұл кесте EMIF симуляциясы мен аппараттық құралды іске асыру арасындағы негізгі айырмашылықтарды көрсетеді.

3-кесте. EMIF RTL модельдеуінің аппараттық қамтамасыз етудің орындалуы

RTL симуляциясы	Аппараттық қамтамасыз ету
Nios® баптандыру және калибрлеу коды параллель орындалады.	Nios инициализациясы және калибрлеу коды дәйекті түрде орындалады.
Модельдеу кезінде интерфейстер бір уақытта cal_done сигналын бекітеді.	Слесарь операциялары калибрлеу ретін анықтайды және интерфейстер бір уақытта cal_done деп бекітпейді.

Дизайн қолданбасы үшін трафик үлгілеріне негізделген RTL модельдеулерін іске қосу керек. RTL симуляциясы PCB ізінің кідірістерін модельдемейтінін ескеріңіз, бұл RTL симуляциясы мен аппараттық құралды іске асыру арасындағы кідірістің сәйкессіздігін тудыруы мүмкін.

 ModelSim көмегімен сыртқы жад интерфейсінің IP моделін жасау
Бұл процедура EMIF дизайнын имитациялау әдісін көрсетедіampле.

1. Mentor Graphics* ModelSim бағдарламалық құралын іске қосып, таңдаңыз File ➤ Каталогты өзгерту. Жасалған дизайндағы sim/ed_sim/mentor каталогына өтіңіз, мысалыample папка.
2. Транскрипт терезесі экранның төменгі жағында көрсетілгенін тексеріңіз. Транскрипт терезесі көрінбесе, оны басу арқылы көрсетіңіз View ➤ Транскрипт.
3. Транскрипт терезесінде msim_setup.tcl көзін іске қосыңыз.
4. msim_setup.tcl көзі іске қосылғаннан кейін транскрипт терезесінде ld_debug іске қосыңыз.
5. ld_debug іске қосуды аяқтағаннан кейін, Объектілер терезесі көрсетілгенін тексеріңіз. Егер Объектілер терезесі көрінбесе, оны басу арқылы көрсетіңіз View ➤ Объектілер.
6. Нысандар терезесінде тінтуірдің оң жақ түймешігімен басып, Толқын қосу пәрменін таңдау арқылы модельдегіңіз келетін сигналдарды таңдаңыз.
7. Модельдеу үшін сигналдарды таңдауды аяқтағаннан кейін транскрипт терезесінде барлығын іске қосыңыз. Модельдеу аяқталғанша орындалады.
8. Модельдеу көрінбесе, түймесін басыңыз View ➤ Толқын.

Intel Agilex EMIF IP үшін түйреуіштерді орналастыру
Бұл тақырып түйреуіштерді орналастыру бойынша нұсқауларды береді.

Біттіview
Intel Agilex FPGA келесі құрылымға ие:

• Әрбір құрылғыда 8-ге дейін енгізу/шығару банктері бар.
• Әрбір енгізу/шығару банкінде 2 қосалқы енгізу/шығару банкі бар.
• Әрбір ішкі енгізу/шығару банкі 4 жолақты қамтиды.
• Әрбір жолда 12 жалпы мақсаттағы енгізу/шығару (GPIO) істіктері бар.

Жалпы түйреуіш нұсқаулары
Төменде жалпы пин нұсқаулары берілген.

Ескерту: PIN коды туралы толығырақ ақпарат алу үшін Intel Agilex FPGA IP пайдаланушы нұсқаулығының Сыртқы жад интерфейстері ішіндегі сыртқы жад протоколына арналған хаттамаға арналған тараудағы Intel Agilex FPGA EMIF IP PIN және ресурстарды жоспарлау бөлімін қараңыз.

• Берілген сыртқы жад интерфейсіне арналған түйреуіштер бір енгізу/шығару жолында орналасқанына көз жеткізіңіз.
• Бірнеше банктерді қамтитын интерфейстер келесі талаптарға сай болуы керек:
  •  Банктер бір-біріне жақын орналасуы керек. Көрші банктер туралы ақпаратты Сыртқы жад интерфейстері Intel Agilex FPGA IP пайдаланушы нұсқаулығындағы EMIF архитектурасы: енгізу/шығару банкі тақырыбын қараңыз.
•  Барлық мекенжай, пәрмен және байланысты түйреуіштер бір ішкі банк ішінде болуы керек.
• Мекенжай, пәрмен және деректер түйреуіштері қосалқы банкті келесі шарттарда ортақ пайдалана алады:
  • Мекенжай, пәрмен және деректер түйреуіштері енгізу/шығару жолағын ортақ пайдалана алмайды.
  • Тек мекенжайдағы және пәрмендер банкіндегі пайдаланылмаған енгізу/шығару жолағында деректер түйреуіштері болуы мүмкін.

Кесте 4. Жалпы түйреуіш шектеулері

Сигнал түрі	Шектеу
Data Strobe	DQ тобына жататын барлық сигналдар бір енгізу/шығару жолағында орналасуы керек.
Деректер	Қатысты DQ түйреуіштері бір енгізу/шығару жолағында орналасуы керек. Екі жақты деректер желілерін қолдамайтын хаттамалар үшін оқу сигналдарын жазу сигналдарынан бөлек топтастыру керек.
Мекенжай және пәрмен	Мекенжай және пәрмен түйреуіштері енгізу/шығару қосалқы банкі ішінде алдын ала анықталған орындарда орналасуы керек.

Ескерту: PIN коды туралы толығырақ ақпарат алу үшін Intel Agilex FPGA IP пайдаланушы нұсқаулығының Сыртқы жад интерфейстері ішіндегі сыртқы жад протоколына арналған хаттамаға арналған тараудағы Intel Agilex FPGA EMIF IP PIN және ресурстарды жоспарлау бөлімін қараңыз.

• Берілген сыртқы жад интерфейсіне арналған түйреуіштер бір енгізу/шығару жолында орналасқанына көз жеткізіңіз.
• Бірнеше банктерді қамтитын интерфейстер келесі талаптарға сай болуы керек:
  • Банктер бір-біріне жақын орналасуы керек. Көрші банктер туралы ақпаратты Сыртқы жад интерфейстері Intel Agilex FPGA IP пайдаланушы нұсқаулығындағы EMIF архитектурасы: енгізу/шығару банкі тақырыбын қараңыз.
• Барлық мекенжай, пәрмен және байланысты түйреуіштер бір ішкі банк ішінде болуы керек.
• Мекенжай, пәрмен және деректер түйреуіштері қосалқы банкті келесі шарттарда ортақ пайдалана алады:
  • Мекенжай, пәрмен және деректер түйреуіштері енгізу/шығару жолағын ортақ пайдалана алмайды.
  • Тек мекенжайдағы және пәрмендер банкіндегі пайдаланылмаған енгізу/шығару жолағында деректер түйреуіштері болуы мүмкін.

Дизайнды жасау, мысалыampTG конфигурация опциясымен

Жасалған EMIF дизайны, мысалыample трафик генератор блогын (TG) қамтиды. Әдепкі бойынша дизайн бұрынғыample қарапайым TG блогын (altera_tg_avl) пайдаланады, оны тек қатты кодталған трафик үлгісін қайта іске қосу үшін қалпына келтіруге болады. Қажет болса, оның орнына конфигурацияланатын трафик генераторын (TG2) қосуды таңдауға болады. Конфигурацияланатын трафик генераторында (TG2) (altera_tg_avl_2) басқару регистрлері арқылы нақты уақытта трафик үлгісін конфигурациялауға болады, яғни трафик үлгісін өзгерту немесе қайта іске қосу үшін дизайнды қайта құрастырудың қажеті жоқ. Бұл трафик генераторы EMIF басқару интерфейсінде жіберетін трафик түрін жақсы басқаруды қамтамасыз етеді. Оған қоса, ол ақаулық туралы егжей-тегжейлі ақпаратты қамтитын күй регистрлерін қамтамасыз етеді.

Дизайндағы трафик генераторын қосу Мысалыample

Конфигурацияланатын трафик генераторын EMIF параметр өңдегішіндегі Диагностика қойындысынан қосуға болады. Конфигурацияланатын трафик генераторын қосу үшін Диагностика қойындысында Конфигурацияланатын Avalon трафик генераторын 2.0 пайдалану параметрін қосыңыз.

6-сурет.

• Әдепкі трафик үлгісін өшіруді таңдай аласызtage немесе пайдаланушы конфигурациялаған трафик stage, бірақ сізде кемінде бір с болуы керекtage қосылған. Бұл туралы ақпарат алу үшін сtages, Сыртқы жад интерфейстерінің Intel Agilex FPGA IP пайдаланушы нұсқаулығындағы Әдепкі трафик үлгісін және пайдаланушы конфигурациялаған трафик үлгісін қараңыз.
• TG2 сынақ ұзақтығы параметрі тек әдепкі трафик үлгісіне қолданылады. Сіз қысқа, орташа немесе шексіз сынақ ұзақтығын таңдай аласыз.
• TG2 конфигурация интерфейсі режимі параметрі үшін екі мәннің бірін таңдауға болады:
  • JTAG: Жүйе консолінде графикалық интерфейсті пайдалануға мүмкіндік береді. Қосымша ақпаратты Сыртқы жад интерфейстерінің Intel Agilex FPGA IP пайдаланушы нұсқаулығындағы Трафик генераторының конфигурация интерфейсін қараңыз.
  • Экспорттау: Трафик үлгісін басқару үшін реттелетін RTL логикасын пайдалануға мүмкіндік береді.

Дизайнды пайдалану ExampEMIF Debug Toolkit көмегімен

EMIF Debug Toolkit бағдарламасын іске қоспас бұрын, құрылғыңызды бағдарламалаумен конфигурациялағаныңызға көз жеткізіңіз file EMIF жөндеу құралдарының жинағы қосылған. EMIF Debug Toolkit бағдарламасын іске қосу үшін мына қадамдарды орындаңыз:

1. Intel Quartus Prime бағдарламалық құралында Tools ➤ System Debugging Tools ➤ System Console тармағын таңдау арқылы Жүйе консолін ашыңыз.
2. [Жобаңыз Intel Quartus Prime бағдарламалық құралында ашық болса, бұл қадамды өткізіп жіберіңіз.] Жүйе консолінде SRAM нысанын жүктеңіз. file (.sof) көмегімен тақтаны бағдарламалағансыз (EMIF жөндеу құралдары жинағын пайдаланудың алғышарттары, Intel Agilex FPGA IP пайдаланушы нұсқаулығының сыртқы жад интерфейстері бөлімінде сипатталғандай).
3. Түзету үшін даналарды таңдаңыз.
4. EMIF калибрлеуді жөндеу үшін EMIF калибрлеуді жөндеуге арналған құралдар жинағын таңдаңыз, мысалы, дизайнды жасау бөлімінде сипатталғандайampКалибрлеуді түзету опциясымен. Немесе трафик генераторын жөндеу үшін EMIF TG конфигурациясының құралдар жинағын таңдаңыз.ampTG конфигурация опциясымен.
5. Негізгі ашу үшін Құралдар жинағын ашу түймесін басыңыз view EMIF жөндеу құралдарының жинағы.
6. Бағдарламаланған дизайнда бірнеше EMIF даналары болса, бағанды ​​таңдаңыз (JTAG негізгі) және құралдар жинағы іске қосылатын EMIF данасы жад интерфейсінің идентификаторы.
7. Құралдар жинағы интерфейс параметрлерін және калибрлеу күйін оқуға мүмкіндік беру үшін Интерфейсті белсендіру түймесін басыңыз.
8. Бір уақытта бір интерфейсті жөндеу керек; сондықтан дизайндағы басқа интерфейске қосылу үшін алдымен ағымдағы интерфейсті өшіру керек.

Төмендегілер бұрынғыampтиісінше EMIF калибрлеуді жөндеу құралдары жинағы және EMIF TG конфигурациясының құралдар жинағы: есептері.

Ескерту: Калибрлеуді жөндеу туралы толық ақпаратты Intel Agilex FPGA IP пайдаланушы нұсқаулығындағы Сыртқы жад интерфейсін жөндеу құралдары жинағы арқылы жөндеу бөлімін қараңыз.

Ескерту: Трафик генераторын жөндеу туралы толық ақпаратты Сыртқы жад интерфейстері Intel Agilex FPGA IP пайдаланушы нұсқаулығындағы Traffic Generator конфигурациясының пайдаланушы интерфейсі бөлімінен қараңыз.

Дизайн Example Сыртқы жад интерфейстерінің Intel Agilex FPGA IP сипаттамасы

EMIF IP мекенжайын параметрлеген және жасаған кезде жүйе модельдеу және синтездеу үшін каталогтарды жасайтынын көрсете аласыз. file жинайды және жасайды file автоматты түрде орнатады. Мыс. астында Модельдеу немесе Синтез опциясын таңдасаңызample Дизайн FileEx onample Designs қойындысында жүйе толық модельдеу жасайды file жиынтық немесе толық синтез file таңдауыңызға сәйкес орнатыңыз.

Синтез дизайны Example
Синтез дизайны, мысалыample төмендегі суретте көрсетілген негізгі блоктарды қамтиды.

• Синтезделетін Avalon®-MM болып табылатын трафик генераторыample драйвері, ол мекенжайлардың параметрленген санына оқу мен жазудың псевдокездейсоқ үлгісін жүзеге асырады. Сондай-ақ трафик генераторы жазба деректерге сәйкес келетініне көз жеткізу үшін жадтан оқылған деректерді бақылайды және басқа жағдайда сәтсіздікті растайды.
• Жад интерфейсінің данасы, оған мыналар кіреді:
  • Avalon-MM интерфейсі мен AFI интерфейсі арасында модерациялайтын жад контроллері.
  • Оқу және жазу операцияларын орындау үшін жад контроллері мен сыртқы жад құрылғылары арасындағы интерфейс ретінде қызмет ететін PHY.

Сурет 7. Синтез дизайны Example

Ескерту: Егер PLL ортақ пайдалану режимі, DLL ортақ пайдалану режимі немесе OCT ортақ пайдалану режимі параметрлерінің біреуі немесе бірнешеуі "Бөлісу жоқ" параметрінен басқа кез келген мәнге орнатылса, синтез дизайны бұрынғыample екі трафик генераторы/жад интерфейсінің данасын қамтиды. Екі трафик генераторы/жад интерфейсінің даналары параметр параметрлерімен анықталған ортақ PLL/DLL/OCT қосылымдары арқылы ғана байланысты. Трафик генераторы/жад интерфейсінің даналары осындай қосылымдарды өзіңіздің дизайныңызда қалай жасауға болатынын көрсетеді.

Модельдеу дизайны Example
Модельдеу дизайны, мысалыample келесі суретте көрсетілген негізгі блоктарды қамтиды.

• Синтез дизайнының мысалы, мысалыampле. Алдыңғы бөлімде сипатталғандай, синтез дизайны бұрынғыample құрамында трафик генераторы, калибрлеу құрамдас бөлігі және жад интерфейсінің данасы бар. Бұл блоктар әдепкі бойынша жылдам модельдеуге сәйкес келетін абстрактілі модельдеу үлгілері болып табылады.
• Жад протоколының сипаттамаларына сәйкес келетін жалпы үлгі ретінде әрекет ететін жад үлгісі. Жиі жад жеткізушілері олардың ішінен жүктеп алуға болатын нақты жад құрамдастары үшін модельдеу үлгілерін ұсынады webсайттар.
• Жалпы өту немесе сәтсіздік туралы сигнал беру үшін сыртқы жад интерфейсі IP және трафик генераторынан күй сигналдарын бақылайтын күй тексерушісі.

Сурет 10. Модельдеу дизайны Example

Example Designs интерфейсі қойындысы
Параметр өңдегішінде ExampДизайнды параметрлеуге және жасауға мүмкіндік беретін Дизайндар қойындысыamples.

Сыртқы жад интерфейстері Intel Agilex FPGA IP Design ExampПайдаланушы нұсқаулығының мұрағаты

IP нұсқалары Intel Quartus Prime Design Suite бағдарламалық құралының v19.1 дейінгі нұсқаларымен бірдей. Intel Quartus Prime Design Suite бағдарламалық құралының 19.2 немесе одан кейінгі нұсқасынан бастап, IP мекенжайларында жаңа IP нұсқасының схемасы бар. Егер IP негізгі нұсқасы тізімде жоқ болса, алдыңғы IP негізгі нұсқасына арналған пайдаланушы нұсқаулығы қолданылады.

IP негізгі нұсқасы	Пайдаланушы нұсқаулығы
2.4.0	Сыртқы жад интерфейстері Intel Agilex FPGA IP Design ExampПайдаланушы нұсқаулығының мұрағаты
2.3.0	Сыртқы жад интерфейстері Intel Agilex FPGA IP Design ExampПайдаланушы нұсқаулығының мұрағаты
2.3.0	Сыртқы жад интерфейстері Intel Agilex FPGA IP Design ExampПайдаланушы нұсқаулығының мұрағаты
2.1.0	Сыртқы жад интерфейстері Intel Agilex FPGA IP Design ExampПайдаланушы нұсқаулығының мұрағаты
19.3	Сыртқы жад интерфейстері Intel Agilex FPGA IP Design ExampПайдаланушы нұсқаулығының мұрағаты

Сыртқы жад интерфейстері үшін құжатты қайта қарау тарихы Intel Agilex FPGA IP Design ExampПайдаланушы нұсқаулығы

Құжат нұсқасы	Intel Quartus Prime нұсқасы	IP нұсқасы	Өзгерістер
2021.06.21	21.2	2.4.2	жылы Дизайн ExampЖылдам бастау тарау: • ескертпе қосылды Intel Agilex EMIF дизайнын құрастыру және бағдарламалау Example тақырып. • тақырыбы өзгертілді Дизайнды жасау, мысалыampКалибрлеуді түзету опциясымен тақырып. • қосылды Дизайнды жасау, мысалыampTG конфигурация опциясымен және Дизайндағы трафик генераторын қосу Мысалыample тақырыптар. • 2, 3 және 4-қадамдар өзгертілді, бірнеше цифрлар жаңартылды және жазбаға ескертпе қосылды Дизайнды пайдалану ExampEMIF Debug Toolkit көмегімен тақырып.
2021.03.29	21.1	2.4.0	жылы Дизайн ExampЖылдам бастау тарау: • ескертпе қосылды Синтезделетін EMIF дизайнын жасау Example және EMIF дизайнын жасау ExampМодельдеу үшін тақырыптар. • жаңартылды File Құрылым диаграммасы EMIF дизайнын жасау ExampМодельдеу үшін тақырып.
2020.12.14	20.4	2.3.0	жылы Дизайн ExampЖылдам бастау тарауында мынадай өзгерістер енгізілді: • жаңартылды Синтезделетін EMIF дизайнын жасау Example көп EMIF дизайндарын қамтитын тақырып. • 3-қадамдағы сурет жаңартылды EMIF дизайнын жасау ExampМодельдеу үшін тақырып.
2020.10.05	20.3	2.3.0	жылы Дизайн ExampЖылдам бастау нұсқаулығы тарауында мынадай өзгерістер енгізілді: • In EMIF жобасын жасау, 6-қадамда кескінді жаңартты. • In Синтезделетін EMIF дизайнын жасау Example, 3-қадамдағы суретті жаңартты. • In EMIF дизайнын жасау ExampМодельдеу үшін, 3-қадамдағы суретті жаңартты. • In Модельдеу және аппараттық қамтамасыз ету, екінші кестедегі кішігірім қатені түзетті. • In Дизайнды пайдалану ExampEMIF Debug Toolkit көмегімен, өзгертілген 6-қадам, 7 және 8-қадамдар қосылды.
жалғасы...

Құжат нұсқасы	Intel Quartus Prime нұсқасы	IP нұсқасы	Өзгерістер
2020.04.13	20.1	2.1.0	• Ішінде туралы тарауда кестені өзгертті Шығарылым туралы ақпарат тақырып. • Ішінде Дизайн ExampЖылдам бастау нұсқаулығы тарау: — Өзгертілген 7-қадам және оған қатысты кескін, ішіндегі Синтезделетін EMIF дизайнын жасау Example тақырып. — өзгертілді Дизайнды жасау ExampТүзету опциясымен тақырып. — өзгертілді Дизайнды пайдалану ExampEMIF Debug Toolkit көмегімен тақырып.
2019.12.16	19.4	2.0.0	• Ішінде Дизайн ExampЖылдам бастау тарау: — 6-қадамдағы сурет жаңартылды EMIF жобасын жасау тақырып. — 4-қадамдағы сурет жаңартылды Синтезделетін EMIF дизайнын жасау Example тақырып. — 4-қадамдағы сурет жаңартылды EMIF дизайнын жасау ExampМодельдеу үшін тақырып. — өзгертілген 5-қадам EMIF дизайнын жасау ExampМодельдеу үшін тақырып. — өзгертілді Жалпы түйреуіш нұсқаулары және Көршілес банктер бөлімдері Intel Agilex EMIF IP үшін түйреуіштерді орналастыру тақырып.
2019.10.18	19.3		• Ішінде EMIF жобасын жасау тақырып, сурет 6-тармақпен жаңартылды. • Ішінде EMIF IP құру және конфигурациялау тақырып, сурет 1-қадаммен жаңартылды. • ішіндегі кестеде Intel Agilex EMIF параметр өңдегішінің нұсқаулары тақырыбының сипаттамасын өзгертті Басқарма қойындысы. • Ішінде Синтезделетін EMIF дизайнын жасау Example және EMIF дизайнын жасау ExampМодельдеу үшін тақырыптар, әр тақырыптың 3-қадамындағы кескінді жаңартты. • Ішінде EMIF дизайнын жасау ExampМодельдеу үшін тақырып, жаңартылды Жасалған модельдеу дизайны Мысample File Құрылымы суретке түсіріп, суреттен кейінгі жазбаны өзгертті. • Ішінде Синтезделетін EMIF дизайнын жасау Example тақырып, бірнеше интерфейстер үшін қадам мен сурет қосылды.
2019.07.31	19.2	1.2.0	• Қосылды Сыртқы жад интерфейстері туралы Intel Agilex FPGA IP тарау және Шығарылым туралы ақпарат. • Жаңартылған күндер мен нұсқа нөмірлері. • Кішкене жақсарту Синтез дизайны Example суреттегі Синтез дизайны Example тақырып.
2019.04.02	19.1		• Бастапқы шығарылым.

Сыртқы жад интерфейстері үшін құжатты қайта қарау тарихы Intel Agilex FPGA IP Design ExampПайдаланушы нұсқаулығы

Құжаттар / Ресурстар

intel UG-20219 Сыртқы жад интерфейстері Intel Agilex FPGA IP дизайны Example [pdf] Пайдаланушы нұсқаулығы UG-20219 Сыртқы жад интерфейстері Intel Agilex FPGA IP Design Example, UG-20219, Сыртқы жад интерфейстері Intel Agilex FPGA IP Design Example, интерфейстер Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Анықтамалар

• Пайдаланушы нұсқаулығы