UG-20219 Rozhrania externej pamäte Intel Agilex FPGA IP Design Example

O externých pamäťových rozhraniach Intel® Agilex™ FPGA IP

Informácie o vydaní

Verzie IP sú rovnaké ako verzie softvéru Intel® Quartus® Prime Design Suite až do v19.1. Od verzie softvéru Intel Quartus Prime Design Suite 19.2 alebo novšej majú jadrá IP novú schému verzovania IP. Číslo schémy verzovania IP (XYZ) sa mení z jednej verzie softvéru na druhú. Zmena v:

• X označuje veľkú revíziu IP. Ak aktualizujete softvér Intel Quartus Prime, musíte obnoviť adresu IP.
• Y označuje, že IP obsahuje nové funkcie. Obnovte svoju IP tak, aby obsahovala tieto nové funkcie.
• Z znamená, že IP obsahuje menšie zmeny. Obnovte svoju adresu IP, aby zahŕňala tieto zmeny.
  

  Položka	Popis
  Verzia IP	2.4.2
  Intel Quartus Prime	21.2
  Dátum vydania	2021.06.21

Dizajn naprample Stručná úvodná príručka pre externé pamäťové rozhrania Intel Agilex™ FPGA IP

Automatizovaný dizajn napramptok je dostupný pre externé pamäťové rozhrania Intel Agilex™. Generate Example Tlačidlo Návrhy na Example Karta Návrhy vám umožňuje špecifikovať a generovať návrh syntézy a simulácie naprample file sady, ktoré môžete použiť na overenie vašej IP adresy EMIF. Môžete vytvoriť dizajn naprampsúbor, ktorý sa zhoduje s vývojovou súpravou Intel FPGA, alebo pre akúkoľvek EMIF IP, ktorú vygenerujete. Môžete použiť dizajn naprample na pomoc pri vašom hodnotení alebo ako východiskový bod pre váš vlastný systém.

Všeobecný dizajn Prample Pracovné postupy

Vytvorenie projektu EMIF

Pre softvér Intel Quartus Prime verzie 17.1 a novšej musíte vytvoriť projekt Intel Quartus Prime pred vygenerovaním IP adresy EMIF a navrhnúť example.

1. Spustite softvér Intel Quartus Prime a vyberte File ➤ Sprievodca novým projektom. Kliknite na tlačidlo Ďalej. Dizajn naprample Stručná úvodná príručka pre externé pamäťové rozhrania Intel Agilex™ FPGA IP
2. Zadajte adresár ( ), názov pre projekt Intel Quartus Prime ( ) a názov entity návrhu najvyššej úrovne ( ), ktorý chcete vytvoriť. Kliknite na tlačidlo Ďalej.
3. Skontrolujte, či je vybratá možnosť Prázdny projekt. Dvakrát kliknite na tlačidlo Ďalej.
4. V časti Rodina vyberte Intel Agilex.
5. V časti Filter názvu zadajte číslo dielu zariadenia.
6. V časti Dostupné zariadenia vyberte príslušné zariadenie.
7. Kliknite na tlačidlo Dokončiť.

Generovanie a konfigurácia IP EMIF

Nasledujúce kroky ilustrujú, ako vygenerovať a nakonfigurovať IP adresu EMIF. Tento návod vytvára rozhranie DDR4, ale kroky sú podobné pre iné protokoly. (Tieto kroky sa riadia tokom IP Catalog (samostatný); ak sa namiesto toho rozhodnete použiť tok Platform Designer (systém), kroky sú podobné.)

1. V okne IP Catalog vyberte External Memory Interfaces Intel Agilex FPGA IP. (Ak sa okno IP Catalog nezobrazuje, vyberte View ➤ Katalóg IP.)
2. V editore parametrov IP zadajte názov entity pre IP adresu EMIF (názov, ktorý tu uvediete, sa stane file názov pre IP) a zadajte adresár. Kliknite na Vytvoriť.
3. Editor parametrov má viacero záložiek, kde musíte nakonfigurovať parametre tak, aby odrážali vašu implementáciu EMIF.

Pokyny pre editor parametrov Intel Agilex EMIF
Táto téma poskytuje návod na vysokej úrovni pre parametrizáciu kariet v editore parametrov Intel Agilex EMIF IP.

Tabuľka 1. Pokyny pre editor parametrov EMIF

Karta Editor parametrov	Smernice
generál	Uistite sa, že sú nasledujúce parametre zadané správne: • Stupeň rýchlosti pre zariadenie. • Frekvencia hodín pamäte. • Referenčná hodinová frekvencia PLL.
pamäť	• Informácie o zadávaní parametrov nájdete v údajovom liste vášho pamäťového zariadenia pamäť tab. • Tiež by ste mali zadať špecifické umiestnenie pre PIN ALERT#. (Platí len pre pamäťový protokol DDR4.)
Mem I/O	• Pre počiatočné skúmanie projektu môžete použiť predvolené nastavenia na Mem I/O tab. • Pre pokročilé overenie návrhu by ste mali vykonať simuláciu dosky, aby ste získali optimálne nastavenia zakončenia.
FPGA I/O	• Pre počiatočné skúmanie projektu môžete použiť predvolené nastavenia na FPGA I/O tab. • Pre pokročilú validáciu návrhu by ste mali vykonať simuláciu dosky s príslušnými modelmi IBIS, aby ste vybrali vhodné I/O štandardy.
Časovanie pamäte	• Pre počiatočné skúmanie projektu môžete použiť predvolené nastavenia na Časovanie pamäte tab. • Pre pokročilé overenie návrhu by ste mali zadať parametre podľa údajového listu vášho pamäťového zariadenia.
Ovládač	Nastavte parametre radiča podľa požadovanej konfigurácie a správania pre váš pamäťový radič.
Diagnostika	Môžete použiť parametre na Diagnostika na pomoc pri testovaní a ladení vášho pamäťového rozhrania.
Example Designs	The Example Designs karta umožňuje vygenerovať návrh napramppre syntézu a simuláciu. Vygenerovaný dizajn naprample je kompletný systém EMIF pozostávajúci z EMIF IP a ovládača, ktorý generuje náhodnú prevádzku na overenie pamäťového rozhrania.

Podrobné informácie o jednotlivých parametroch nájdete v príslušnej kapitole pre váš pamäťový protokol v Používateľskej príručke rozhrania externej pamäte Intel Agilex FPGA IP.

Generovanie syntetizovateľného dizajnu EMIF Prample

Pre vývojovú súpravu Intel Agilex stačí ponechať väčšinu nastavení Intel Agilex EMIF IP na ich predvolených hodnotách. Na vytvorenie syntetizovateľného dizajnu naprample, postupujte podľa týchto krokov:

1. Na ExampNa karte Návrhy skontrolujte, či je začiarknuté políčko Syntéza.
   • Ak implementujete jedno rozhranie naprampnavrhnite, nakonfigurujte IP adresu EMIF a kliknite File➤ Uložiť na uloženie aktuálneho nastavenia do variácie IP používateľa file ( .ip).
     • Ak implementujete exampv dizajne s viacerými rozhraniami zadajte Počet IP adries na požadovaný počet rozhraní. Môžete vidieť celkový počet EMIF ID rovnaký ako zvolený počet IP. Pri konfigurácii každého rozhrania postupujte podľa týchto krokov:
   •  Vyberte Cal-IP, aby ste určili pripojenie rozhrania ku kalibračnej IP.
   • Podľa toho nakonfigurujte EMIF IP vo všetkých záložkách Parameter Editor.
   • Vráťte sa na Example kartu Návrh a kliknite na Zachytiť na požadovanom EMIF ID.
   • Opakujte kroky a až c pre všetky EMIF ID.
   • Kliknutím na tlačidlo Clear (Vymazať) odstránite zachytené parametre a zopakovaním krokov a až c vykonáte zmeny v IP EMIF.
   • Kliknite File➤ Uložiť na uloženie aktuálneho nastavenia do variácie IP používateľa file ( .ip).
2. Kliknite na Generate Example Dizajn v pravom hornom rohu okna.
3. Zadajte adresár pre návrh EMIF naprample a kliknite na tlačidlo OK. Úspešná generácia dizajnu EMIF example vytvorí nasledovné filenastaviť v adresári qii.
4. Kliknite File ➤ Exit pre ukončenie okna IP Parameter Editor Pro. Systém zobrazí výzvu Posledné zmeny neboli vygenerované. Vygenerovať teraz? Ak chcete pokračovať v ďalšom postupe, kliknite na tlačidlo Nie.
5. Na otvorenie example dizajn, klikni File ➤ Otvorte projekt a prejdite na /ample_name>/qii/ed_synth.qpf a kliknite na Otvoriť.
   Poznámka: Informácie o zostavovaní a programovaní dizajnu nájdete naprample, pozri
   Kompilácia a programovanie Intel Agilex EMIF Design Example.

Obrázok 4. Generovaný syntetizovateľný dizajn Príkladample File Štruktúra

Informácie o zostavení systému s dvoma alebo viacerými externými pamäťovými rozhraniami nájdete v časti Vytvorenie návrhuample s viacerými rozhraniami EMIF v Používateľskej príručke rozhrania externej pamäte Intel Agilex FPGA IP. Informácie o ladení viacerých rozhraní nájdete v časti Povolenie súpravy nástrojov EMIF v existujúcom dizajne v Používateľskej príručke rozhrania externej pamäte Intel Agilex FPGA IP.

Poznámka: Ak nezačiarknete políčko Simulácia alebo Syntéza, cieľový adresár bude obsahovať iba návrh Platform Designer files, ktoré nie sú kompilovateľné priamo softvérom Intel Quartus Prime, ale ktoré môžete view alebo upravte v Platform Designer. V tejto situácii môžete spustiť nasledujúce príkazy na generovanie syntézy a simulácie file súpravy.

• Ak chcete vytvoriť kompilovateľný projekt, musíte spustiť skript quartus_sh -t make_qii_design.tclscript v cieľovom adresári.
• Ak chcete vytvoriť simulačný projekt, musíte spustiť skript quartus_sh -t make_sim_design.tcl v cieľovom adresári.

Poznámka: Ak ste vygenerovali dizajn naprample a potom v ňom vykonajte zmeny v editore parametrov, musíte znova vygenerovať návrh naprampaby ste videli implementované zmeny. Novo vygenerovaný dizajn naprample neprepíše existujúci dizajn naprample files.

Generovanie návrhu EMIF Prample pre simuláciu

Pre vývojovú súpravu Intel Agilex stačí ponechať väčšinu nastavení Intel Agilex EMIF IP na ich predvolených hodnotách. Na vytvorenie dizajnu naprample pre simuláciu postupujte podľa týchto krokov:

1. Na ExampNa karte Návrhy skontrolujte, či je začiarknuté políčko Simulácia. Vyberte si tiež požadovaný formát simulácie HDL, buď Verilog alebo VHDL.
2. Nakonfigurujte IP adresu EMIF a kliknite File ➤ Uložiť na uloženie aktuálneho nastavenia do variácie IP používateľa file ( .ip).
3. Kliknite na Generate Example Dizajn v pravom hornom rohu okna.
4. Zadajte adresár pre návrh EMIF naprample a kliknite na tlačidlo OK. Úspešná generácia dizajnu EMIF example vytvára viacnásobné file sady pre rôzne podporované simulátory v adresári sim/ed_sim.
5. Kliknite File ➤ Exit pre ukončenie okna IP Parameter Editor Pro. Systém zobrazí výzvu Posledné zmeny neboli vygenerované. Vygenerovať teraz? Ak chcete pokračovať v ďalšom postupe, kliknite na tlačidlo Nie.

Návrh vygenerovanej simulácie Prample File Štruktúra

Poznámka: Rozhrania externej pamäte Intel Agilex FPGA IP v súčasnosti podporuje iba simulátory VCS, ModelSim/QuestaSim a Xcelium. V budúcich vydaniach sa plánuje ďalšia podpora simulátora.

Poznámka: Ak nezačiarknete políčko Simulácia alebo Syntéza, cieľový adresár bude obsahovať iba návrh Platform Designer files, ktoré nie sú kompilovateľné priamo softvérom Intel Quartus Prime, ale ktoré môžete view alebo upravte v Platform Designer. V tejto situácii môžete spustiť nasledujúce príkazy na generovanie syntézy a simulácie file súpravy.

• Ak chcete vytvoriť kompilovateľný projekt, musíte v cieľovom adresári spustiť skript quartus_sh -t make_qii_design.tcl.
• Ak chcete vytvoriť simulačný projekt, musíte spustiť skript quartus_sh -t make_sim_design.tcl v cieľovom adresári.

Poznámka: Ak ste vygenerovali dizajn naprample a potom v ňom vykonajte zmeny v editore parametrov, musíte znova vygenerovať návrh naprampaby ste videli implementované zmeny. Novo vygenerovaný dizajn naprample neprepíše existujúci dizajn naprample files.

Simulácia verzus hardvérová implementácia
Pre simuláciu externého pamäťového rozhrania môžete na karte Diagnostika počas generovania IP vybrať buď preskočenie kalibrácie alebo úplnú kalibráciu.

Simulačné modely EMIF
Táto tabuľka porovnáva charakteristiky preskočenej kalibrácie a úplnej kalibrácie.

Tabuľka 2. Simulačné modely EMIF: Kalibrácia preskočenia verzus úplná kalibrácia

Preskočiť kalibráciu	Úplná kalibrácia
Simulácia na úrovni systému so zameraním na užívateľskú logiku.	Simulácia pamäťového rozhrania so zameraním na kalibráciu.
Podrobnosti o kalibrácii nie sú zachytené.	Zachytáva všetky stages kalibrácie.
Má schopnosť ukladať a získavať údaje.	Zahŕňa vyrovnávanie, vyrovnanie po bitoch atď.
Predstavuje presnú účinnosť.
Neberie do úvahy zošikmenie dosky.

Simulácia RTL verzus implementácia hardvéru
Táto tabuľka zdôrazňuje kľúčové rozdiely medzi simuláciou EMIF a hardvérovou implementáciou.

Tabuľka 3. Simulácia EMIF RTL verzus hardvérová implementácia

Simulácia RTL	Implementácia hardvéru
Inicializačný a kalibračný kód Nios® sa vykonáva paralelne.	Inicializačný a kalibračný kód Nios sa vykonáva postupne.
Rozhrania podporujú signál cal_done súčasne v simulácii.	Operácie montéra určujú poradie kalibrácie a rozhrania nevyžadujú cal_done súčasne.

Mali by ste spustiť simulácie RTL založené na vzorcoch premávky pre aplikáciu vášho návrhu. Všimnite si, že simulácia RTL nemodeluje oneskorenia sledovania PCB, čo môže spôsobiť nesúlad v latencii medzi simuláciou RTL a hardvérovou implementáciou.

 Simulácia IP rozhrania externej pamäte s ModelSim
Tento postup ukazuje, ako simulovať návrh EMIF naprample.

1. Spustite softvér Mentor Graphics* ModelSim a vyberte File ➤ Zmeniť adresár. Prejdite do adresára sim/ed_sim/mentor vo vygenerovanom návrhu naprample priečinok.
2. Skontrolujte, či sa v spodnej časti obrazovky zobrazuje okno Prepis. Ak sa okno Prepis nezobrazuje, zobrazte ho kliknutím View ➤ Prepis.
3. V okne Prepis spustite zdrojový súbor msim_setup.tcl.
4. Po dokončení spúšťania zdroja msim_setup.tcl spustite ld_debug v okne Prepis.
5. Po dokončení ld_debug skontrolujte, či je zobrazené okno Objects. Ak sa okno Objekty nezobrazuje, zobrazte ho kliknutím View ➤ Objekty.
6. V okne Objekty vyberte signály, ktoré chcete simulovať, kliknutím pravým tlačidlom myši a výberom položky Pridať vlnu.
7. Po dokončení výberu signálov na simuláciu vykonajte run -all v okne Prepis. Simulácia prebieha, kým nie je dokončená.
8. Ak simulácia nie je viditeľná, kliknite View ➤ Vlna.

Umiestnenie kolíkov pre Intel Agilex EMIF IP
Táto téma poskytuje pokyny na umiestnenie špendlíkov.

Koniecview
FPGA Intel Agilex majú nasledujúcu štruktúru:

• Každé zariadenie obsahuje až 8 I/O bánk.
• Každá I/O banka obsahuje 2 sub-I/O banky.
• Každá sub-I/O banka obsahuje 4 pruhy.
• Každý pruh obsahuje 12 pinov I/O (GPIO) na všeobecné použitie.

Všeobecné pravidlá pinov
Nasledujú všeobecné pokyny pre pin.

Poznámka: Podrobnejšie informácie o pinoch nájdete v časti Intel Agilex FPGA EMIF IP Pin and Resource Planning v kapitole špecifickej pre protokol pre váš externý pamäťový protokol v Používateľskej príručke pre externé pamäťové rozhrania Intel Agilex FPGA IP.

• Uistite sa, že kolíky pre dané rozhranie externej pamäte sa nachádzajú v rovnakom I/O riadku.
• Rozhrania, ktoré zahŕňajú viacero bánk, musia spĺňať nasledujúce požiadavky:
  •  Banky musia byť vedľa seba. Informácie o susedných bankách nájdete v téme EMIF Architecture: I/O Bank v Používateľskej príručke pre externé pamäťové rozhrania Intel Agilex FPGA IP.
•  Všetky adresy a príkazy a súvisiace piny sa musia nachádzať v jednej podbanke.
• Adresové, príkazové a dátové piny môžu zdieľať podbanku za nasledujúcich podmienok:
  • Adresové, príkazové a dátové kolíky nemôžu zdieľať I/O dráhu.
  • Dátové kolíky môže obsahovať iba nepoužitý I/O pruh v banke adries a príkazov.

Tabuľka 4. Všeobecné obmedzenia kolíkov

Typ signálu	Obmedzenie
Stroboskop údajov	Všetky signály patriace do skupiny DQ sa musia nachádzať v rovnakom I/O pruhu.
Údaje	Súvisiace kolíky DQ sa musia nachádzať v rovnakej I/O dráhe. Pre protokoly, ktoré nepodporujú obojsmerné dátové linky, by sa čítacie signály mali zoskupovať oddelene od zapisovacích signálov.
Adresa a príkaz	Piny adresy a príkazov sa musia nachádzať na vopred definovaných miestach v rámci I/O podbanky.

Poznámka: Podrobnejšie informácie o pinoch nájdete v časti Intel Agilex FPGA EMIF IP Pin and Resource Planning v kapitole špecifickej pre protokol pre váš externý pamäťový protokol v Používateľskej príručke pre externé pamäťové rozhrania Intel Agilex FPGA IP.

• Uistite sa, že kolíky pre dané rozhranie externej pamäte sa nachádzajú v rovnakom I/O riadku.
• Rozhrania, ktoré zahŕňajú viacero bánk, musia spĺňať nasledujúce požiadavky:
  • Banky musia byť vedľa seba. Informácie o susedných bankách nájdete v téme EMIF Architecture: I/O Bank v Používateľskej príručke pre externé pamäťové rozhrania Intel Agilex FPGA IP.
• Všetky adresy a príkazy a súvisiace piny sa musia nachádzať v jednej podbanke.
• Adresové, príkazové a dátové piny môžu zdieľať podbanku za nasledujúcich podmienok:
  • Adresové, príkazové a dátové kolíky nemôžu zdieľať I/O dráhu.
  • Dátové kolíky môže obsahovať iba nepoužitý I/O pruh v banke adries a príkazov.

Generovanie dizajnu naprample s možnosťou konfigurácie TG

Vygenerovaný návrh EMIF naprample obsahuje blok generátora premávky (TG). Štandardne je dizajn example používa jednoduchý blok TG (altera_tg_avl), ktorý je možné resetovať iba za účelom opätovného spustenia pevne zakódovaného vzoru prevádzky. V prípade potreby môžete namiesto toho povoliť konfigurovateľný generátor prevádzky (TG2). V konfigurovateľnom generátore premávky (TG2) (altera_tg_avl_2) môžete konfigurovať dopravný vzor v reálnom čase prostredníctvom riadiacich registrov – to znamená, že nemusíte prekompilovať dizajn, aby ste zmenili alebo znovu spustili vzor prevádzky. Tento generátor prevádzky poskytuje jemnú kontrolu nad typom prevádzky, ktorú posiela na riadiacom rozhraní EMIF. Okrem toho poskytuje stavové registre, ktoré obsahujú podrobné informácie o poruchách.

Povolenie generátora premávky v dizajne naprample

Konfigurovateľný generátor návštevnosti môžete povoliť na karte Diagnostika v editore parametrov EMIF. Ak chcete povoliť konfigurovateľný generátor návštevnosti, zapnite možnosť Použiť konfigurovateľný generátor návštevnosti Avalon 2.0 na karte Diagnostika.

Obrázok 6.

• Môžete sa rozhodnúť deaktivovať predvolené vzory premávkytage alebo užívateľom nakonfigurovaná prevádzka stage, ale musíte mať aspoň jedno stage povolené. Pre informácie o týchto stages, pozrite si Predvolený dopravný vzor a Používateľom nakonfigurovaný dopravný vzor v Používateľskej príručke rozhrania externej pamäte Intel Agilex FPGA IP.
• Parameter trvania testu TG2 sa vzťahuje len na predvolený vzor premávky. Môžete si vybrať trvanie testu krátke, stredné alebo nekonečné.
• Pre parameter TG2 Configuration Interface Mode si môžete vybrať jednu z dvoch hodnôt:
  • JTAG: Umožňuje použitie GUI v systémovej konzole. Ďalšie informácie nájdete v časti Konfiguračné rozhranie generátora premávky v Používateľskej príručke rozhrania externej pamäte Intel Agilex FPGA IP.
  • Exportovať: Umožňuje použitie vlastnej logiky RTL na riadenie vzoru premávky.

Pomocou Design Example s EMIF Debug Toolkit

Pred spustením EMIF Debug Toolkit sa uistite, že ste svoje zariadenie nakonfigurovali pomocou programovania file ktorý má povolený EMIF Debug Toolkit. Ak chcete spustiť EMIF Debug Toolkit, postupujte podľa týchto krokov:

1. V softvéri Intel Quartus Prime otvorte System Console výberom položky Tools ➤ System Debugging Tools ➤ System Console.
2. [Tento krok preskočte, ak je váš projekt už otvorený v softvéri Intel Quartus Prime.] V systémovej konzole načítajte objekt SRAM file (.sof), s ktorým ste dosku naprogramovali (ako je popísané v časti Predpoklady na používanie súpravy nástrojov EMIF Debug Toolkit v Používateľskej príručke rozhrania externej pamäte Intel Agilex FPGA IP).
3. Vyberte inštancie na ladenie.
4. Vyberte súpravu nástrojov na ladenie kalibrácie EMIF na ladenie kalibrácie EMIF, ako je popísané v časti Generovanie návrhu.ample pomocou možnosti Calibration Debug Option. Prípadne vyberte EMIF TG Configuration Toolkit na ladenie generátora prevádzky, ako je popísané v časti Generovanie návrhuample s možnosťou konfigurácie TG.
5. Kliknite na Open Toolkit pre otvorenie hlavného view EMIF Debug Toolkit.
6. Ak je v naprogramovanom návrhu viacero inštancií EMIF, vyberte stĺpec (cesta k JTAG master) a ID pamäťového rozhrania inštancie EMIF, pre ktorú sa má sada nástrojov aktivovať.
7. Kliknite na Activate Interface, aby ste umožnili súprave nástrojov čítať parametre rozhrania a stav kalibrácie.
8. Musíte ladiť jedno rozhranie naraz; preto, ak sa chcete pripojiť k inému rozhraniu v dizajne, musíte najprv deaktivovať aktuálne rozhranie.

Nasledujúce sú naprampsúbory správ z EMIF Calibration Debug Toolkit a EMIF TG Configuration Toolkit:.

Poznámka: Podrobnosti o ladení kalibrácie nájdete v časti Ladenie pomocou súpravy nástrojov External Memory Interface Debug Toolkit v Používateľskej príručke rozhrania externej pamäte Intel Agilex FPGA IP.

Poznámka: Podrobnosti o ladení generátora premávky nájdete v Používateľské rozhranie konfigurácie generátora premávky v Používateľskej príručke rozhrania externej pamäte Intel Agilex FPGA IP.

Dizajn naprampPopis pre externé pamäťové rozhrania Intel Agilex FPGA IP

Keď parametrizujete a generujete svoju IP adresu EMIF, môžete určiť, že systém vytvorí adresáre na simuláciu a syntézu file sady a vygenerovať file nastaví automaticky. Ak vyberiete možnosť Simulácia alebo Syntéza v časti Príkladample Dizajn Files na Example na karte Návrhy systém vytvorí kompletnú simuláciu file súbor alebo úplná syntéza file nastaviť podľa vášho výberu.

Návrh syntézy Prample
Návrh syntézy naprample obsahuje hlavné bloky zobrazené na obrázku nižšie.

• Generátor premávky, ktorým je syntetizovateľný Avalon®-MM exampovládač súboru, ktorý implementuje pseudonáhodný vzor čítaní a zápisov na parametrizovaný počet adries. Generátor prevádzky tiež monitoruje údaje načítané z pamäte, aby sa uistil, že sa zhodujú so zapísanými údajmi a v opačnom prípade vyhlási poruchu.
• Inštancia pamäťového rozhrania, ktorá zahŕňa:
  • Pamäťový radič, ktorý moderuje medzi rozhraním Avalon-MM a rozhraním AFI.
  • PHY, ktorý slúži ako rozhranie medzi pamäťovým radičom a externými pamäťovými zariadeniami na vykonávanie operácií čítania a zápisu.

Obrázok 7. Návrh syntézy Príkladample

Poznámka: Ak je jeden alebo viac parametrov režimu zdieľania PLL, režimu zdieľania DLL alebo režimu zdieľania OCT nastavených na akúkoľvek inú hodnotu ako Žiadne zdieľanie, návrh syntézy napr.ampSúbor bude obsahovať dve inštancie generátora prevádzky/pamäte. Dve inštancie prevádzkového generátora/pamäťového rozhrania sú spojené iba zdieľanými pripojeniami PLL/DLL/OCT, ako je definované v nastaveniach parametrov. Inštancie prevádzkového generátora/pamäťového rozhrania demonštrujú, ako môžete vytvoriť takéto spojenia vo svojich vlastných návrhoch.

Simulačný dizajn naprample
Návrh simulácie naprample obsahuje hlavné bloky zobrazené na nasledujúcom obrázku.

• Príklad návrhu syntézy naprample. Ako je opísané v predchádzajúcej časti, návrh syntézy naprampsúbor obsahuje generátor prevádzky, kalibračný komponent a inštanciu pamäťového rozhrania. Tieto bloky sú predvolené pre abstraktné simulačné modely, ak je to vhodné pre rýchlu simuláciu.
• Pamäťový model, ktorý funguje ako generický model, ktorý dodržiava špecifikácie pamäťového protokolu. Dodávatelia pamäte často poskytujú simulačné modely pre svoje špecifické pamäťové komponenty, ktoré si môžete stiahnuť z ich webstránky.
• Kontrolér stavu, ktorý monitoruje stavové signály z externého pamäťového rozhrania IP a generátora prevádzky, aby signalizoval celkový stav vyhovenia alebo zlyhania.

Obrázok 10. Návrh simulácie Príkladample

Example Karta Rozhranie návrhov
Editor parametrov obsahuje naprample Karta Návrhy, ktorá vám umožňuje parametrizovať a generovať váš návrh napramples.

Rozhrania externej pamäte Intel Agilex FPGA IP Design Example Archív používateľských príručiek

Verzie IP sú rovnaké ako verzie softvéru Intel Quartus Prime Design Suite až po v19.1. Od verzie softvéru Intel Quartus Prime Design Suite 19.2 alebo novšej majú IP adresy novú schému verzií IP. Ak nie je uvedená verzia jadra IP, platí používateľská príručka pre predchádzajúcu verziu jadra IP.

Základná verzia IP	Používateľská príručka
2.4.0	Rozhrania externej pamäte Intel Agilex FPGA IP Design Example Archív používateľských príručiek
2.3.0	Rozhrania externej pamäte Intel Agilex FPGA IP Design Example Archív používateľských príručiek
2.3.0	Rozhrania externej pamäte Intel Agilex FPGA IP Design Example Archív používateľských príručiek
2.1.0	Rozhrania externej pamäte Intel Agilex FPGA IP Design Example Archív používateľských príručiek
19.3	Rozhrania externej pamäte Intel Agilex FPGA IP Design Example Archív používateľských príručiek

História revízií dokumentu pre externé pamäťové rozhrania Intel Agilex FPGA IP Design Example Používateľská príručka

Verzia dokumentu	Verzia Intel Quartus Prime	Verzia IP	Zmeny
2021.06.21	21.2	2.4.2	V Dizajn naprample Rýchly štart kapitola: • Pridaná poznámka k Kompilácia a programovanie Intel Agilex EMIF Design Example tému. • Upravený názov Generovanie dizajnu naprample pomocou možnosti Calibration Debug Option tému. • Pridané Generovanie dizajnu naprample s možnosťou konfigurácie TG a Povolenie generátora premávky v dizajne naprample témy. • Upravené kroky 2, 3 a 4, aktualizované niekoľko obrázkov a pridaná poznámka v Pomocou Design Example s EMIF Debug Toolkit tému.
2021.03.29	21.1	2.4.0	V Dizajn naprample Rýchly štart kapitola: • Pridaná poznámka k Generovanie syntetizovateľného dizajnu EMIF Prample a Generovanie návrhu EMIF Prample pre simuláciu témy. • Aktualizované File Schéma štruktúry v Generovanie návrhu EMIF Prample pre simuláciu tému.
2020.12.14	20.4	2.3.0	V Dizajn naprample Rýchly štart kapitola vykonala tieto zmeny: • Aktualizované Generovanie syntetizovateľného dizajnu EMIF Prample téma na zahrnutie návrhov s viacerými EMIF. • Aktualizovaný obrázok pre krok 3 v Generovanie návrhu EMIF Prample pre simuláciu tému.
2020.10.05	20.3	2.3.0	V Dizajn naprample Príručka rýchleho spustenia kapitola vykonala tieto zmeny: • In Vytvorenie projektu EMIF, aktualizoval obrázok v kroku 6. • In Generovanie syntetizovateľného dizajnu EMIF Prample, aktualizoval obrázok v kroku 3. • In Generovanie návrhu EMIF Prample pre simuláciu, aktualizoval obrázok v kroku 3. • In Simulácia verzus hardvérová implementácia, opravil menší preklep v druhej tabuľke. • In Pomocou Design Example s EMIF Debug Toolkit, upravený krok 6, pridané kroky 7 a 8.
pokračovanie…

Verzia dokumentu	Verzia Intel Quartus Prime	Verzia IP	Zmeny
2020.04.13	20.1	2.1.0	• V O kapitole, upravili tabuľku v Informácie o vydaní tému. • V Dizajn naprample Príručka rýchleho spustenia kapitola: — Upravený krok 7 a súvisiaci obrázok v Generovanie syntetizovateľného dizajnu EMIF Prample tému. — Upravené Generovanie dizajnu Prample s možnosťou ladenia tému. — Upravené Pomocou Design Example s EMIF Debug Toolkit tému.
2019.12.16	19.4	2.0.0	• V Dizajn naprample Rýchly štart kapitola: — Aktualizovaný obrázok v kroku 6 Vytvorenie projektu EMIF tému. — Aktualizovaný obrázok v kroku 4 Generovanie syntetizovateľného dizajnu EMIF Prample tému. — Aktualizovaný obrázok v kroku 4 Generovanie návrhu EMIF Prample pre simuláciu tému. — Upravený krok 5 v Generovanie návrhu EMIF Prample pre simuláciu tému. — Upravené Všeobecné pravidlá pinov a Priľahlé banky úseky Umiestnenie kolíkov pre Intel Agilex EMIF IP tému.
2019.10.18	19.3		• V Vytvorenie projektu EMIF tému, aktualizoval obrázok bodom 6. • V Generovanie a konfigurácia IP EMIF tému, aktualizoval obrázok krokom 1. • V tabuľke v Pokyny pre editor parametrov Intel Agilex EMIF tému, zmenil popis pre rady tab. • V Generovanie syntetizovateľného dizajnu EMIF Prample a Generovanie návrhu EMIF Prample pre simuláciu témy, aktualizovali obrázok v kroku 3 každej témy. • V Generovanie návrhu EMIF Prample pre simuláciu tému, aktualizoval Návrh vygenerovanej simulácie Prample File Štruktúra obrázok a upravili poznámku za obrázkom. • V Generovanie syntetizovateľného dizajnu EMIF Prample tému, pridal krok a obrázok pre viaceré rozhrania.
2019.07.31	19.2	1.2.0	• Pridané O externých pamäťových rozhraniach Intel Agilex FPGA IP kapitola a informácie o vydaní. • Aktualizované dátumy a čísla verzií. • Menšie vylepšenie Návrh syntézy Prample postava v Návrh syntézy Prample tému.
2019.04.02	19.1		• Prvé uvoľnenie.

História revízií dokumentu pre externé pamäťové rozhrania Intel Agilex FPGA IP Design Example Používateľská príručka

Dokumenty / zdroje

intel UG-20219 Rozhrania externej pamäte Intel Agilex FPGA IP Design Example [pdf] Používateľská príručka UG-20219 Rozhrania externej pamäte Intel Agilex FPGA IP Design Example, UG-20219, Rozhrania externej pamäte Intel Agilex FPGA IP Design Example, Rozhrania Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Prample

Referencie

• Používateľská príručka