UG-20219 Ulkoiset muistiliitännät Intel Agilex FPGA IP Design Example

Tietoja ulkoisista muistiliitännöistä Intel® Agilexâ„¢ FPGA IP

Julkaisutiedot

IP-versiot ovat samat kuin Intel® Quartus® Prime Design Suite -ohjelmistoversiot 19.1 asti. Intel Quartus Prime Design Suite -ohjelmistoversiosta 19.2 tai uudemmasta alkaen IP-ytimillä on uusi IP-versiointimalli. IP-versiointimallin (XYZ) numero vaihtuu ohjelmistoversiosta toiseen. Muutos:

• X ilmaisee IP:n merkittävän muutoksen. Jos päivität Intel Quartus Prime -ohjelmiston, IP-osoite on luotava uudelleen.
• Y tarkoittaa, että IP sisältää uusia ominaisuuksia. Luo IP-osoitteesi uudelleen sisällyttääksesi nämä uudet ominaisuudet.
• Z tarkoittaa, että IP sisältää pieniä muutoksia. Luo IP-osoitteesi uudelleen sisällyttääksesi nämä muutokset.
  

  Tuote	Kuvaus
  IP-versio	2.4.2
  Intel Quartus Prime	21.2
  Julkaisupäivä	2021.06.21

Suunnittelu esimample Pikaopas ulkoisille muistiliitännöille Intel Agilex™ FPGA IP

Automatisoitu suunnittelu esimample flow on saatavana Intel Agilex™ -ulkoisiin muistiliitäntöihin. Generate Example Designs -painike Example Designs -välilehdellä voit määrittää ja luoda synteesi- ja simulaatiosuunnittelun esimample file joukot, joita voit käyttää EMIF-IP-osoitteesi vahvistamiseen. Voit luoda mallin esimample, joka vastaa Intelin FPGA-kehityspakettia tai mitä tahansa luomaasi EMIF-IP-osoitetta. Voit käyttää mallia esimample avuksi arvioinnissasi tai lähtökohtana omalle järjestelmällesi.

Yleinen suunnittelu Example Työnkulut

EMIF-projektin luominen

Intel Quartus Prime -ohjelmistoversiolle 17.1 ja uudemmalle sinun on luotava Intel Quartus Prime -projekti ennen EMIF-IP-osoitteen ja suunnittelun luomista.ample.

1. Käynnistä Intel Quartus Prime -ohjelmisto ja valitse File ➤ Uusi ohjattu projekti. Napsauta Seuraava. Suunnittelu esimample Pikaopas ulkoisille muistiliitännöille Intel Agilex™ FPGA IP
2. Määritä hakemisto ( ), nimi Intel Quartus Prime -projektille ( ), ja ylätason suunnittelukokonaisuuden nimi ( ), jonka haluat luoda. Napsauta Seuraava.
3. Varmista, että Tyhjä projekti on valittuna. Napsauta Seuraava kaksi kertaa.
4. Valitse Perhe-kohdasta Intel Agilex.
5. Kirjoita Nimisuodatin-kohtaan laitteen osanumero.
6. Valitse Käytettävissä olevat laitteet -kohdasta sopiva laite.
7. Napsauta Valmis.

EMIF:n IP:n luominen ja konfigurointi

Seuraavat vaiheet havainnollistavat, kuinka EMIF-IP-osoite luodaan ja määritetään. Tämä läpikäynti luo DDR4-liitännän, mutta vaiheet ovat samanlaisia ​​muissa protokollissa. (Nämä vaiheet noudattavat IP-katalogi (erillinen) -kulkua; jos päätät käyttää sen sijaan Platform Designer (järjestelmä) -kulkua, vaiheet ovat samanlaiset.)

1. Valitse IP Catalog -ikkunassa External Memory Interfaces Intel Agilex FPGA IP. (Jos IP Catalog -ikkuna ei ole näkyvissä, valitse View ➤ IP-katalogi.)
2. Anna IP-parametrieditorissa entiteetin nimi EMIF-IP:lle (tässä antamastasi nimestä tulee file IP-osoitteen nimi) ja määritä hakemisto. Napsauta Luo.
3. Parametrieditorissa on useita välilehtiä, joissa parametrit on määritettävä vastaamaan EMIF-toteutustasi.

Intel Agilex EMIF -parametrieditorin ohjeet
Tämä aihe tarjoaa korkean tason ohjeita välilehtien parametrointiin Intel Agilex EMIF IP -parametrieditorissa.

Taulukko 1. EMIF-parametrieditorin ohjeet

Parametrieditori-välilehti	Ohjeita
Kenraali	Varmista, että seuraavat parametrit on syötetty oikein: • Laitteen nopeusluokka. • Muistin kellotaajuus. • PLL-referenssikellotaajuus.
Muisti	• Katso muistilaitteesi datalehteä syöttääksesi parametrit Muisti -välilehti. • Sinun tulee myös kirjoittaa tietty sijainti ALERT#-nastalle. (Koskee vain DDR4-muistiprotokollaa.)
Mem I/O	• Projektin alkututkimuksissa voit käyttää oletusasetuksia Mem I/O -välilehti. • Kehittyneen suunnittelun validointia varten sinun tulee suorittaa korttisimulaatio optimaalisten pääteasetusten saamiseksi.
FPGA I/O	• Projektin alkututkimuksissa voit käyttää oletusasetuksia FPGA I/O -välilehti. • Kehittyneen suunnittelun validointia varten sinun tulee suorittaa korttisimulaatio siihen liittyvillä IBIS-malleilla ja valita sopivat I/O-standardit.
Muistin ajoitus	• Projektin alkututkimuksissa voit käyttää oletusasetuksia Muistin ajoitus -välilehti. • Kehittyneen suunnittelun validointia varten sinun tulee syöttää parametrit muistilaitteesi tietosivun mukaisesti.
Ohjain	Aseta ohjaimen parametrit muistiohjaimesi halutun konfiguraation ja toiminnan mukaan.
Diagnostiikka	Voit käyttää parametreja Diagnostiikka -välilehti auttaa muistiliittymän testaamisessa ja virheenkorjauksessa.
Example Designs	The Example Designs -välilehdellä voit luoda suunnittelun esimamples synteesiä ja simulaatioita varten. Luotu malli esimample on täydellinen EMIF-järjestelmä, joka koostuu EMIF:n IP-osoitteesta ja ohjaimesta, joka luo satunnaista liikennettä muistirajapinnan vahvistamiseksi.

Yksityiskohtaisia ​​tietoja yksittäisistä parametreista on Intel Agilex FPGA IP -käyttöoppaan External Memory Interfaces Intel Agilex FPGA IP User Guide -muistiprotokollaa koskevassa luvussa.

Syntetisoitavan EMIF-suunnittelun luominen Example

Intel Agilex -kehityssarjan osalta riittää, että suurin osa Intel Agilex EMIF IP -asetuksista jätetään oletusarvoihinsa. Syntetisoitavan mallin luomiseksi esimample, noudata näitä ohjeita:

1. Example Designs-välilehdellä, varmista, että Synthesis-ruutu on valittuna.
   • Jos otat käyttöön yhden käyttöliittymän esimample design, määritä EMIF:n IP ja napsauta File➤ Tallenna tallentaaksesi nykyisen asetuksen käyttäjän IP-muunnelmaan file ( .ip).
     • Jos olet toteuttamassa exampJos suunnittelussa on useita liitäntöjä, määritä IP-osoitteiden määrä haluttuun määrään liitäntöjä. Näet EMIF-tunnusten kokonaismäärän, joka on sama kuin valittu IP-osoitteiden lukumäärä. Määritä jokainen käyttöliittymä noudattamalla näitä ohjeita:
   •  Valitse Cal-IP määrittääksesi liitännän yhteyden kalibrointi-IP:hen.
   • Määritä EMIF IP vastaavasti kaikissa Parametrieditori-välilehdissä.
   • Palaa Example Design-välilehteä ja napsauta Capture haluamasi EMIF-tunnuksen kohdalla.
   • Toista vaiheet a–c kaikille EMIF-tunnuksille.
   • Voit napsauttaa Tyhjennä-painiketta poistaaksesi siepatut parametrit ja toistaa vaiheet a–c tehdäksesi muutoksia EMIF:n IP-osoitteeseen.
   • Napsauta File➤ Tallenna tallentaaksesi nykyisen asetuksen käyttäjän IP-muunnelmaan file ( .ip).
2. Napsauta Luo example Design ikkunan oikeassa yläkulmassa.
3. Määritä hakemisto EMIF-suunnittelulle esimample ja napsauta OK. Onnistunut sukupolvi EMIF-suunnittelusta mmample luo seuraavan fileasetettu qii-hakemistoon.
4. Napsauta File ➤ Poistu poistuaksesi IP Parameter Editor Pro -ikkunasta. Järjestelmä kehottaa: Viimeaikaisia ​​muutoksia ei ole luotu. Luo nyt? Napsauta Ei jatkaaksesi seuraavaa kulkua.
5. Avataksesi example design, napsauta File ➤ Avaa Project ja siirry kohtaan /ample_name>/qii/ed_synth.qpf ja napsauta Avaa.
   Huomautus: Tietoja suunnittelun kääntämisestä ja ohjelmoinnista saa mmample, katso
   Kääntäminen ja ohjelmointi Intel Agilex EMIF Design Example.

Kuva 4. Luotu syntetisoitava malli Example File Rakenne

Lisätietoja järjestelmän rakentamisesta kahdella tai useammalla ulkoisella muistiliitännällä on kohdassa Suunnittelumallin luominenample useilla EMIF-liitännöillä, External Memory Interfaces Intel Agilex FPGA IP User Guide. Lisätietoja useiden liitäntöjen virheenkorjauksesta on External Memory Interfaces Intel Agilex FPGA IP -käyttöoppaan kohdassa EMIF-työkalupaketin käyttöönotto olemassa olevassa mallissa.

Huomautus: Jos et valitse Simulaatio- tai Synteesi-valintaruutua, kohdehakemisto sisältää vain Platform Designer -suunnittelun. files, joita Intel Quartus Prime -ohjelmisto ei voi kääntää suoraan, mutta jotka voit view tai muokkaa Platform Designerissa. Tässä tilanteessa voit suorittaa seuraavat komennot synteesin ja simulaation luomiseksi file sarjat.

• Jos haluat luoda käännettävän projektin, sinun on suoritettava kohdehakemistossa oleva quartus_sh -t make_qii_design.tclscript.
• Simulaatioprojektin luomiseksi sinun on suoritettava komentosarja quartus_sh -t make_sim_design.tcl kohdehakemistossa.

Huomautus: Jos olet luonut mallin esimample ja tee siihen muutoksia parametrieditorissa, sinun on luotava uudelleen malli esimampnähdäksesi, että muutokset on toteutettu. Äskettäin luotu muotoilu example ei korvaa olemassa olevaa mallia example files.

Luodaan EMIF Design Example simulointiin

Intel Agilex -kehityssarjan osalta riittää, että suurin osa Intel Agilex EMIF IP -asetuksista jätetään oletusarvoihinsa. Suunnittelun luomiseksi esimampsimulointia varten, toimi seuraavasti:

1. Example Designs-välilehdellä, varmista, että Simulointi-ruutu on valittuna. Valitse myös tarvittava Simulation HDL -muoto, joko Verilog tai VHDL.
2. Määritä EMIF:n IP ja napsauta File ➤ Tallenna tallentaaksesi nykyisen asetuksen käyttäjän IP-muunnelmaan file ( .ip).
3. Napsauta Luo example Design ikkunan oikeassa yläkulmassa.
4. Määritä hakemisto EMIF-suunnittelulle esimample ja napsauta OK. Onnistunut sukupolvi EMIF-suunnittelusta mmample luo useita file joukot erilaisille tuetuille simulaattoreille sim/ed_sim-hakemistossa.
5. Napsauta File ➤ Poistu poistuaksesi IP Parameter Editor Pro -ikkunasta. Järjestelmä kehottaa: Viimeaikaisia ​​muutoksia ei ole luotu. Luo nyt? Napsauta Ei jatkaaksesi seuraavaa kulkua.

Luotu simulaatiosuunnittelu esimample File Rakenne

Huomautus: Ulkoiset muistiliitännät Intel Agilex FPGA IP tukee tällä hetkellä vain VCS-, ModelSim/QuestaSim- ja Xcelium-simulaattoreita. Simulaattorin lisätukea on suunniteltu tulevissa julkaisuissa.

Huomautus: Jos et valitse Simulaatio- tai Synteesi-valintaruutua, kohdehakemisto sisältää vain Platform Designer -suunnittelun. files, joita Intel Quartus Prime -ohjelmisto ei voi kääntää suoraan, mutta jotka voit view tai muokkaa Platform Designerissa. Tässä tilanteessa voit suorittaa seuraavat komennot synteesin ja simulaation luomiseksi file sarjat.

• Käännettävän projektin luomiseksi sinun on suoritettava komentosarja quartus_sh -t make_qii_design.tcl kohdehakemistossa.
• Simulaatioprojektin luomiseksi sinun on suoritettava komentosarja quartus_sh -t make_sim_design.tcl kohdehakemistossa.

Huomautus: Jos olet luonut mallin esimample ja tee siihen muutoksia parametrieditorissa, sinun on luotava uudelleen malli esimampnähdäksesi, että muutokset on toteutettu. Äskettäin luotu muotoilu example ei korvaa olemassa olevaa mallia example files.

Simulaatio versus laitteistototeutus
Ulkoisen muistiliitännän simulointia varten voit valita joko kalibroinnin ohituksen tai täyden kalibroinnin Diagnostiikka-välilehdellä IP-luonnon aikana.

EMIF:n simulaatiomallit
Tässä taulukossa verrataan ohituskalibroinnin ja täyden kalibroinnin mallien ominaisuuksia.

Taulukko 2. EMIF-simulaatiomallit: Kalibroinnin ohittaminen vs. täysi kalibrointi

Ohita kalibrointi	Täysi kalibrointi
Järjestelmätason simulaatio, joka keskittyy käyttäjälogiikkaan.	Muistirajapinnan simulointi keskittyy kalibrointiin.
Kalibroinnin yksityiskohtia ei tallenneta.	Kaappaa kaikki stages kalibroinnista.
On kyky tallentaa ja hakea tietoja.	Sisältää tasauksen, bittikohtaisen vinon jne.
Edustaa tarkkaa tehokkuutta.
Ei ota huomioon laudan vinoutta.

RTL-simulaatio versus laitteistototeutus
Tämä taulukko korostaa tärkeimmät erot EMIF-simuloinnin ja laitteistototeutuksen välillä.

Taulukko 3. EMIF RTL -simulaatio vs. laitteistototeutus

RTL-simulaatio	Laitteiston käyttöönotto
Nios®-alustus- ja kalibrointikoodi suoritetaan rinnakkain.	Nios-alustus- ja kalibrointikoodi suoritetaan peräkkäin.
Liitännät vahvistavat cal_done signaalin samanaikaisesti simulaatiossa.	Fitter-toiminnot määrittävät kalibrointijärjestyksen, eivätkä liitännät vahvista cal_done-arvoa samanaikaisesti.

Sinun tulisi suorittaa RTL-simulaatioita, jotka perustuvat suunnittelusovelluksesi liikennemalleihin. Huomaa, että RTL-simulaatio ei mallinna PCB-jäljitysviiveitä, jotka voivat aiheuttaa ristiriitaa RTL-simuloinnin ja laitteistototeutuksen välillä.

 Ulkoisen muistiliitännän IP simulointi ModelSimin kanssa
Tämä menettely näyttää kuinka simuloidaan EMIF-suunnittelua esimample.

1. Käynnistä Mentor Graphics* ModelSim -ohjelmisto ja valitse File ➤ Vaihda hakemistoa. Siirry sim/ed_sim/mentor-hakemistoon luodussa suunnittelussa, esimample kansio.
2. Varmista, että Transcript-ikkuna näkyy näytön alareunassa. Jos Transcript-ikkuna ei ole näkyvissä, näytä se napsauttamalla View ➤ Transkriptio.
3. Suorita Transkriptio-ikkunassa lähdekoodi msim_setup.tcl.
4. Kun lähde-msim_setup.tcl on suoritettu, suorita ld_debug Transcript-ikkunassa.
5. Kun ld_debug on suoritettu, varmista, että Objektit-ikkuna on näkyvissä. Jos Objektit-ikkuna ei ole näkyvissä, näytä se napsauttamalla View ➤ Objektit.
6. Valitse Objektit-ikkunassa signaalit, joita haluat simuloida napsauttamalla hiiren kakkospainikkeella ja valitsemalla Lisää aalto.
7. Kun olet valinnut signaalit simulaatiota varten, suorita run -all Transcript-ikkunassa. Simulaatio jatkuu, kunnes se on valmis.
8. Jos simulaatio ei ole näkyvissä, napsauta View ➤ Aalto.

Pin sijoittelu Intel Agilex EMIF IP:lle
Tämä aihe sisältää ohjeita nastan sijoittamiseen.

Yliview
Intel Agilex FPGA:lla on seuraava rakenne:

• Jokainen laite sisältää enintään 8 I/O-pankkia.
• Jokainen I/O-pankki sisältää 2 ali-I/O-pankkia.
• Jokainen ali-I/O-pankki sisältää 4 kaistaa.
• Jokainen kaista sisältää 12 yleiskäyttöistä I/O-nastaa (GPIO).

Yleiset pin-ohjeet
Seuraavat ovat yleisiä pin ohjeita.

Huomautus: Tarkempia tietoja pinssistä on Intel Agilex FPGA EMIF IP Pin and Resource Planning -osiossa ulkoisen muistiprotokollasi protokollakohtaisessa luvussa, External Memory Interfaces Intel Agilex FPGA IP User Guide.

• Varmista, että tietyn ulkoisen muistiliitännän nastat ovat samalla I/O-rivillä.
• Useita pankkeja kattavien rajapintojen on täytettävä seuraavat vaatimukset:
  •  Pankkien tulee olla vierekkäin. Lisätietoja vierekkäisistä pankeista on External Memory Interfaces Intel Agilex FPGA IP -käyttöoppaan EMIF Architecture: I/O Bank -aiheessa.
•  Kaikkien osoitteiden ja komentojen sekä niihin liittyvien nastajen on sijaittava yhdessä alipankissa.
• Osoite-, komento- ja datanastat voivat jakaa alipankin seuraavissa olosuhteissa:
  • Osoite-, komento- ja datanastat eivät voi jakaa I/O-kaistaa.
  • Vain käyttämätön I/O-kaista osoite- ja komentopankissa voi sisältää datanastat.

Taulukko 4. Yleiset nastarajoitukset

Signaalin tyyppi	Rajoitus
Data Strobe	Kaikkien DQ-ryhmään kuuluvien signaalien on sijaittava samalla I/O-kaistalla.
Data	Asiaan liittyvien DQ-nastojen on sijaittava samalla I/O-kaistalla. Protokollien, jotka eivät tue kaksisuuntaisia ​​datalinjoja, lukusignaalit tulee ryhmitellä erillään kirjoitussignaaleista.
Osoite ja komento	Osoite- ja komentopintojen on sijaittava ennalta määritetyissä paikoissa I/O-alapankissa.

Huomautus: Tarkempia tietoja pinssistä on Intel Agilex FPGA EMIF IP Pin and Resource Planning -osiossa ulkoisen muistiprotokollasi protokollakohtaisessa luvussa, External Memory Interfaces Intel Agilex FPGA IP User Guide.

• Varmista, että tietyn ulkoisen muistiliitännän nastat ovat samalla I/O-rivillä.
• Useita pankkeja kattavien rajapintojen on täytettävä seuraavat vaatimukset:
  • Pankkien tulee olla vierekkäin. Lisätietoja vierekkäisistä pankeista on External Memory Interfaces Intel Agilex FPGA IP -käyttöoppaan EMIF Architecture: I/O Bank -aiheessa.
• Kaikkien osoitteiden ja komentojen sekä niihin liittyvien nastajen on sijaittava yhdessä alipankissa.
• Osoite-, komento- ja datanastat voivat jakaa alipankin seuraavissa olosuhteissa:
  • Osoite-, komento- ja datanastat eivät voi jakaa I/O-kaistaa.
  • Vain käyttämätön I/O-kaista osoite- ja komentopankissa voi sisältää datanastat.

Suunnitteluesityksen luominenample TG-konfigurointivaihtoehdolla

Luotu EMIF-suunnittelu esimample sisältää liikennegeneraattorilohkon (TG). Oletusarvoisesti malli esimample käyttää yksinkertaista TG-lohkoa (altera_tg_avl), joka voidaan nollata vain kovakoodatun liikennekuvion käynnistämiseksi uudelleen. Tarvittaessa voit ottaa sen sijaan käyttöön konfiguroitavan liikennegeneraattorin (TG2). Konfiguroitavassa liikennegeneraattorissa (TG2) (altera_tg_avl_2) voit määrittää liikennekuvion reaaliajassa ohjausrekisterien avulla, mikä tarkoittaa, että sinun ei tarvitse kääntää suunnittelua uudelleen muuttaaksesi tai käynnistääksesi uudelleen liikennemallin. Tämä liikennegeneraattori tarjoaa hienon hallinnan EMIF:n ohjausrajapinnassa lähettämän liikenteen tyypin suhteen. Lisäksi se tarjoaa tilarekistereitä, jotka sisältävät yksityiskohtaisia ​​virhetietoja.

Liikennegeneraattorin ottaminen käyttöön suunnittelussa Example

Voit ottaa konfiguroitavan liikenteen generaattorin käyttöön EMIF-parametrieditorin Diagnostiikka-välilehdeltä. Ota konfiguroitava liikennegeneraattori käyttöön ottamalla käyttöön Diagnostiikka-välilehdellä Käytä konfiguroitavaa Avalon-liikennegeneraattoria 2.0.

Kuva 6.

• Voit poistaa oletusliikennekuvion käytöstätage tai käyttäjän määrittämä liikenne stage, mutta sinulla on oltava vähintään yksi stage käytössä. Lisätietoja näistä stagKatso External Memory Interfaces Intel Agilex FPGA IP User Guide -oletusliikennekuvio ja käyttäjän määrittämä liikennekuvio.
• TG2-testin kestoparametri koskee vain oletusliikennemallia. Voit valita testin keston lyhyeksi, keskikokoiseksi tai äärettömäksi.
• Voit valita jommankumman kahdesta arvosta TG2 Configuration Interface Mode -parametrille:
  • JTAG: Mahdollistaa graafisen käyttöliittymän käytön järjestelmäkonsolissa. Lisätietoja on External Memory Interfaces Intel Agilex FPGA IP User Guide -oppaan kohdassa Traffic Generator Configuration Interface.
  • Viedä: Mahdollistaa mukautetun RTL-logiikan käytön liikennekuvion ohjaamiseen.

Käyttämällä Design ExampEMIF Debug Toolkit -työkalun avulla

Ennen kuin käynnistät EMIF Debug Toolkitin, varmista, että olet määrittänyt laitteellesi ohjelmoinnin file jossa on EMIF Debug Toolkit käytössä. Käynnistä EMIF Debug Toolkit seuraavasti:

1. Avaa Intel Quartus Prime -ohjelmistossa järjestelmäkonsoli valitsemalla Työkalut ➤ Järjestelmän virheenkorjaustyökalut ➤ Järjestelmäkonsoli.
2. [Ohita tämä vaihe, jos projektisi on jo auki Intel Quartus Prime -ohjelmistossa.] Lataa SRAM-objekti järjestelmäkonsolissa file (.sof), jolla ohjelmoit kortin (kuten on kuvattu External Memory Interfaces Intel Agilex FPGA IP -käyttöoppaan kohdassa EMIF Debug Toolkitin käytön edellytykset).
3. Valitse virheenkorjattavat ilmentymät.
4. Valitse EMIF Calibration Debug Toolkit EMIF-kalibroinnin virheenkorjausta varten, kuten on kuvattu kohdassa Suunnittelun luominenample Calibration Debug -vaihtoehdolla. Vaihtoehtoisesti voit valita EMIF TG Configuration Toolkit liikenteen generaattorin virheenkorjausta varten, kuten on kuvattu kohdassa Suunnittelun luominenample TG-konfigurointivaihtoehdolla.
5. Avaa päävalikko napsauttamalla Open Toolkit view EMIF Debug Toolkitista.
6. Jos ohjelmoidussa suunnittelussa on useita EMIF-esiintymiä, valitse sarake (polku JTAG master) ja sen EMIF-ilmentymän muistiliitännän tunnus, jolle työkalupakki aktivoidaan.
7. Napsauta Aktivoi käyttöliittymä, jotta työkalupakki voi lukea käyttöliittymäparametrit ja kalibroinnin tilan.
8. Sinun on korjattava yksi käyttöliittymä kerrallaan; siksi, jotta voit muodostaa yhteyden toiseen liittymään suunnittelussa, sinun on ensin deaktivoitava nykyinen liitäntä.

Seuraavat ovat mmampEMIF Calibration Debug Toolkit ja EMIF TG Configuration Toolkit: raportit.

Huomautus: Lisätietoja kalibroinnin virheenkorjauksesta on External Memory Interfaces Intel Agilex FPGA IP -käyttöoppaan kohdassa Vianetsintä ulkoisen muistiliitännän virheenkorjaustyökalupaketilla.

Huomautus: Lisätietoja liikennegeneraattorin virheenkorjauksesta on External Memory Interfaces Intel Agilex FPGA IP -käyttöoppaan kohdassa Traffic Generator Configuration User Interface.

Suunnittelu esimample Kuvaus ulkoisista muistiliitännöistä Intel Agilex FPGA IP

Kun parametroi ja luo EMIF-IP-osoitteesi, voit määrittää, että järjestelmä luo hakemistoja simulointia ja synteesiä varten file asettaa ja luoda file asettuu automaattisesti. Jos valitset Simulaatio tai Synteesi kohdassa Esimample Suunnittelu Files on ExampSuunnittelut-välilehdellä järjestelmä luo täydellisen simulaation file sarja tai täydellinen synteesi file asettaa valintasi mukaan.

Synthesis Design Example
Synteesisuunnittelu esimample sisältää alla olevassa kuvassa näkyvät päälohkot.

• Liikennegeneraattori, joka on syntetisoitava Avalon®-MM example-ohjain, joka toteuttaa näennäissatunnaisen luku- ja kirjoituskuvion parametroituun määrään osoitteita. Liikennegeneraattori valvoo myös muistista luettua dataa varmistaakseen, että se vastaa kirjoitettua dataa ja väittää muutoin virheen.
• Muistirajapinnan esiintymä, joka sisältää:
  • Muistiohjain, joka hallitsee Avalon-MM-liitännän ja AFI-liitännän välillä.
  • PHY, joka toimii liitäntänä muistiohjaimen ja ulkoisten muistilaitteiden välillä luku- ja kirjoitustoimintojen suorittamiseksi.

Kuva 7. Synteesisuunnittelu Example

Huomautus: Jos yksi tai useampi PLL-jakotila-, DLL-jakotila- tai OCT-jakotila-parametreista on asetettu mihin tahansa muuhun arvoon kuin Ei jakamista, synteesisuunnittelu esim.ample sisältää kaksi liikennegeneraattori/muistirajapinnan esiintymää. Kaksi liikennegeneraattori/muistirajapinta-ilmentymää liittyvät toisiinsa vain parametriasetusten määrittämien jaettujen PLL/DLL/OCT-yhteyksien avulla. Liikennegeneraattori/muistirajapinta-instanssit osoittavat, kuinka voit tehdä tällaisia ​​yhteyksiä omissa suunnitelmissasi.

Simulaatiosuunnittelu esimample
Simulaatiosuunnittelu esimample sisältää seuraavassa kuvassa esitetyt päälohkot.

• Esimerkki synteesisuunnittelusta esimample. Kuten edellisessä osiossa kuvattiin, synteesisuunnittelu esimample sisältää liikennegeneraattorin, kalibrointikomponentin ja esiintymän muistirajapinnasta. Nämä lohkot käyttävät oletuksena abstrakteja simulaatiomalleja, jos se on mahdollista nopeaa simulointia varten.
• Muistimalli, joka toimii geneerisenä mallina, joka noudattaa muistiprotokollan määrityksiä. Usein muistitoimittajat tarjoavat simulaatiomalleja tietyille muistikomponenteilleen, jotka voit ladata heidän omilta muistiosiltaan websivustoja.
• Tilantarkistus, joka tarkkailee tilasignaaleja ulkoisesta muistirajapinnasta IP ja liikennegeneraattori antaakseen signaalin yleisestä hyväksynnästä tai epäonnistumisesta.

Kuva 10. Simulaatiosuunnittelu Esimample

Example Designs Interface-välilehti
Parametrieditori sisältää Example Designs -välilehti, jonka avulla voit parametroida ja luoda mallisi esimamples.

Ulkoiset muistiliitännät Intel Agilex FPGA IP Design Example Käyttöopas Arkistot

IP-versiot ovat samat kuin Intel Quartus Prime Design Suite -ohjelmistoversiot v19.1 asti. Intel Quartus Prime Design Suite -ohjelmistoversiosta 19.2 tai uudemmasta alkaen IP-osoitteilla on uusi IP-versiointimalli. Jos IP-ydinversiota ei ole luettelossa, sovelletaan edellisen IP-ydinversion käyttöopasta.

IP Core -versio	Käyttöopas
2.4.0	Ulkoiset muistiliitännät Intel Agilex FPGA IP Design Example Käyttöopas Arkistot
2.3.0	Ulkoiset muistiliitännät Intel Agilex FPGA IP Design Example Käyttöopas Arkistot
2.3.0	Ulkoiset muistiliitännät Intel Agilex FPGA IP Design Example Käyttöopas Arkistot
2.1.0	Ulkoiset muistiliitännät Intel Agilex FPGA IP Design Example Käyttöopas Arkistot
19.3	Ulkoiset muistiliitännät Intel Agilex FPGA IP Design Example Käyttöopas Arkistot

Asiakirjan versiohistoria ulkoisille muistiliitännöille Intel Agilex FPGA IP Design Example Käyttöopas

Asiakirjan versio	Intel Quartus Prime -versio	IP-versio	Muutokset
2021.06.21	21.2	2.4.2	Vuonna Suunnittelu esimample Quick Start luku: • Lisätty muistiinpano Kääntäminen ja ohjelmointi Intel Agilex EMIF Design Example aihe. • Muokattu otsikkoa Suunnitteluesityksen luominenample Calibration Debug -vaihtoehdolla aihe. • Lisätty Suunnitteluesityksen luominenample TG-konfigurointivaihtoehdolla ja Liikennegeneraattorin ottaminen käyttöön suunnittelussa Example aiheita. • Muokattu vaiheita 2, 3 ja 4, päivitetty useita kuvia ja lisätty huomautus Käyttämällä Design ExampEMIF Debug Toolkit -työkalun avulla aihe.
2021.03.29	21.1	2.4.0	Vuonna Suunnittelu esimample Quick Start luku: • Lisätty muistiinpano Syntetisoitavan EMIF-suunnittelun luominen Example ja Luodaan EMIF Design Example simulointiin aiheita. • Päivitetty File Rakennekaavio kohdassa Luodaan EMIF Design Example simulointiin aihe.
2020.12.14	20.4	2.3.0	Vuonna Suunnittelu esimample Quick Start luku, teki seuraavat muutokset: • Päivitetty Syntetisoitavan EMIF-suunnittelun luominen Example aiheeseen sisällyttää usean EMIF:n mallit. • Päivitetty vaiheen 3 kuva Luodaan EMIF Design Example simulointiin aihe.
2020.10.05	20.3	2.3.0	Vuonna Suunnittelu esimample Pika-aloitusopas luku, teki seuraavat muutokset: • Sisään EMIF-projektin luominen, päivitti kuvan vaiheessa 6. • Sisään Syntetisoitavan EMIF-suunnittelun luominen Example, päivitti kuvan vaiheessa 3. • Sisään Luodaan EMIF Design Example simulointiin, päivitti kuvan vaiheessa 3. • Sisään Simulaatio versus laitteistototeutus, korjasi pienen kirjoitusvirheen toisessa taulukossa. • Sisään Käyttämällä Design ExampEMIF Debug Toolkit -työkalun avulla, muokattu vaihe 6, lisätty vaiheet 7 ja 8.
jatkui…

Asiakirjan versio	Intel Quartus Prime -versio	IP-versio	Muutokset
2020.04.13	20.1	2.1.0	• Vuonna Noin luku, muokkasi taulukkoa Julkaisutiedot aihe. • Vuonna Suunnittelu esimample Pika-aloitusopas luku: — Muokattu vaihe 7 ja siihen liittyvä kuva Syntetisoitavan EMIF-suunnittelun luominen Example aihe. – Muokattu Suunnittelun luominen Example Debug-vaihtoehdolla aihe. – Muokattu Käyttämällä Design ExampEMIF Debug Toolkit -työkalun avulla aihe.
2019.12.16	19.4	2.0.0	• Vuonna Suunnittelu esimample Quick Start luku: — Päivitetty kuva kohdassa 6 EMIF-projektin luominen aihe. — Päivitetty kuva kohdassa 4 Syntetisoitavan EMIF-suunnittelun luominen Example aihe. — Päivitetty kuva kohdassa 4 Luodaan EMIF Design Example simulointiin aihe. — Muokattu vaihe 5 Luodaan EMIF Design Example simulointiin aihe. – Muokattu Yleiset pin-ohjeet ja Viereiset pankit osiot Pin sijoittelu Intel Agilex EMIF IP:lle aihe.
2019.10.18	19.3		• Vuonna EMIF-projektin luominen aihe, päivitetty kuvaa kohtaan 6. • Vuonna EMIF:n IP:n luominen ja konfigurointi aihe, päivitti kuvan vaiheella 1. • Taulukossa Intel Agilex EMIF -parametrieditorin ohjeet aihe, muutti kuvausta hallitus -välilehti. • Vuonna Syntetisoitavan EMIF-suunnittelun luominen Example ja Luodaan EMIF Design Example simulointiin aiheita, päivitti kuvan kunkin aiheen vaiheessa 3. • Vuonna Luodaan EMIF Design Example simulointiin aihe, päivitetty Luotu simulaatiosuunnittelu esimample File Rakenne kuva ja muokattu kuvan jälkeistä huomautusta. • Vuonna Syntetisoitavan EMIF-suunnittelun luominen Example aihe, lisäsi askeleen ja kuvion useille käyttöliittymille.
2019.07.31	19.2	1.2.0	• Lisätty Tietoja ulkoisista muistiliitännöistä Intel Agilex FPGA IP luku ja julkaisutiedot. • Päivitetyt päivämäärät ja versionumerot. • Pieni parannus Synthesis Design Example kuvassa Synthesis Design Example aihe.
2019.04.02	19.1		• Ensimmäinen julkaisu.

Asiakirjan versiohistoria ulkoisille muistiliitännöille Intel Agilex FPGA IP Design Example Käyttöopas

Asiakirjat / Resurssit

intel UG-20219 ulkoiset muistiliitännät Intel Agilex FPGA IP Design Example [pdfKäyttöopas UG-20219 Ulkoiset muistiliitännät Intel Agilex FPGA IP Design Example, UG-20219, ulkoiset muistiliitännät Intel Agilex FPGA IP Design Example, Liitännät Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Viitteet

• Käyttöopas