UG-20219 Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP Dizayn Example

Xarici Yaddaş İnterfeysləri haqqında Intel® Agilexâ„¢ FPGA IP

Buraxılış məlumatı

IP versiyaları Intel® Quartus® Prime Design Suite proqram təminatının v19.1-ə qədər versiyaları ilə eynidir. Intel Quartus Prime Design Suite proqram təminatının 19.2 və ya daha sonrakı versiyasından IP nüvələrində yeni IP versiya sxemi var. IP versiya sxemi (XYZ) nömrəsi bir proqram versiyasından digərinə dəyişir. Bir dəyişiklik:

• X IP-nin əsaslı şəkildə yenidən nəzərdən keçirilməsini göstərir. Intel Quartus Prime proqram təminatınızı yeniləsəniz, IP-ni yenidən yaratmalısınız.
• Y IP-nin yeni funksiyaları ehtiva etdiyini göstərir. Bu yeni funksiyaları daxil etmək üçün IP-ni bərpa edin.
• Z, IP-nin kiçik dəyişiklikləri ehtiva etdiyini göstərir. Bu dəyişiklikləri daxil etmək üçün IP-ni bərpa edin.
  

  Maddə	Təsvir
  IP versiyası	2.4.2
  Intel Quartus Prime	21.2
  Buraxılış tarixi	2021.06.21

Dizayn Example Xarici Yaddaş İnterfeysləri üçün Tez Başlanğıc Bələdçisi Intel Agilex™ FPGA IP

Avtomatlaşdırılmış dizayn məsələnample flow Intel Agilex™ xarici yaddaş interfeysləri üçün mövcuddur. The Generate Example Designs düyməsini Example Designs nişanı sintez və simulyasiya dizaynını təyin etməyə və yaratmağa imkan verirample file EMIF IP-nizi təsdiqləmək üçün istifadə edə biləcəyiniz dəstlər. Siz köhnə dizayn yarada bilərsinizampIntel FPGA inkişaf dəstinə və ya yaratdığınız hər hansı EMIF IP-yə uyğundur. Dizayndan istifadə edə bilərsinizampqiymətləndirmənizə kömək etmək və ya öz sisteminiz üçün başlanğıc nöqtəsi kimi.

Ümumi Dizayn Exampİş axınları

EMIF layihəsinin yaradılması

Intel Quartus Prime proqram təminatının 17.1 və sonrakı versiyaları üçün EMIF IP və dizayn keçmişini yaratmazdan əvvəl Intel Quartus Prime layihəsi yaratmalısınız.ample.

1. Intel Quartus Prime proqramını işə salın və seçin File ➤ Yeni Layihə Sihirbazı. Next düyməsini basın. Dizayn Example Xarici Yaddaş İnterfeysləri üçün Tez Başlanğıc Bələdçisi Intel Agilex™ FPGA IP
2. Kataloq göstərin ( ), Intel Quartus Prime layihəsinin adı ( ) və yüksək səviyyəli dizayn təşkilatının adı ( ) yaratmaq istədiyiniz. Next düyməsini basın.
3. Boş Layihənin seçildiyini yoxlayın. İki dəfə Next düyməsini basın.
4. Ailə altında Intel Agilex seçin.
5. Ad filtri altında cihazın hissə nömrəsini yazın.
6. Mövcud cihazlar altında müvafiq cihazı seçin.
7. Bitir klikləyin.

EMIF IP-nin yaradılması və konfiqurasiyası

Aşağıdakı addımlar EMIF IP-nin necə yaradılacağını və konfiqurasiya ediləcəyini göstərir. Bu addım DDR4 interfeysi yaradır, lakin addımlar digər protokollar üçün oxşardır. (Bu addımlar IP Kataloq (müstəqil) axını izləyir; əvəzinə Platforma Dizayneri (sistem) axınından istifadə etməyi seçsəniz, addımlar oxşardır.)

1. IP Kataloq pəncərəsində Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP seçin. (Əgər IP Kataloq pəncərəsi görünmürsə, seçin View ➤ IP Kataloq.)
2. IP Parametr Redaktorunda EMIF IP üçün obyekt adı təqdim edin (burada təqdim etdiyiniz ad file IP üçün adı) və kataloqu göstərin. Yarat klikləyin.
3. Parametr redaktorunda EMIF tətbiqinizi əks etdirmək üçün parametrləri konfiqurasiya etməli olduğunuz bir neçə nişan var.

Intel Agilex EMIF Parametr Redaktoru Təlimatları
Bu mövzu Intel Agilex EMIF IP parametr redaktorunda nişanların parametrləşdirilməsi üçün yüksək səviyyəli təlimatları təqdim edir.

Cədvəl 1. EMIF Parametr Redaktoru Təlimatları

Parametr redaktoru nişanı	Təlimatlar
General	Aşağıdakı parametrlərin düzgün daxil olunduğundan əmin olun: • Cihaz üçün sürət dərəcəsi. • Yaddaşın saat tezliyi. • PLL istinad saat tezliyi.
Yaddaş	• Parametrləri daxil etmək üçün yaddaş cihazınızın məlumat vərəqinə baxın Yaddaş nişanı. • Siz həmçinin ALERT# pin üçün xüsusi yeri daxil etməlisiniz. (Yalnız DDR4 yaddaş protokoluna aiddir.)
Mem I/O	• İlkin layihə araşdırmaları üçün, siz üzərindəki standart parametrlərdən istifadə edə bilərsiniz Mem I/O nişanı. • Qabaqcıl dizaynın təsdiqi üçün optimal dayandırma parametrlərini əldə etmək üçün lövhə simulyasiyasını yerinə yetirməlisiniz.
FPGA I/O	• İlkin layihə araşdırmaları üçün, siz üzərindəki standart parametrlərdən istifadə edə bilərsiniz FPGA I/O nişanı. • Qabaqcıl dizaynın təsdiqi üçün müvafiq I/O standartlarını seçmək üçün əlaqəli IBIS modelləri ilə lövhə simulyasiyasını həyata keçirməlisiniz.
Mem Zamanlama	• İlkin layihə araşdırmaları üçün, siz üzərindəki standart parametrlərdən istifadə edə bilərsiniz Mem Zamanlama nişanı. • Qabaqcıl dizaynın yoxlanılması üçün siz yaddaş cihazınızın məlumat vərəqinə uyğun olaraq parametrləri daxil etməlisiniz.
Nəzarətçi	Yaddaş nəzarətçiniz üçün istədiyiniz konfiqurasiya və davranışa uyğun olaraq nəzarətçi parametrlərini təyin edin.
Diaqnostika	üzərindəki parametrlərdən istifadə edə bilərsiniz Diaqnostika yaddaş interfeysinizi sınamağa və sazlamaya kömək etmək üçün nişanı.
Example Dizaynlar	The Example Dizaynlar nişanı sizə dizayn yaratmağa imkan verirampsintez və simulyasiya üçün. Yaradılmış dizayn example EMIF IP-dən və yaddaş interfeysini yoxlamaq üçün təsadüfi trafik yaradan sürücüdən ibarət tam EMIF sistemidir.

Fərdi parametrlər haqqında ətraflı məlumat üçün Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP İstifadəçi Təlimatında yaddaş protokolunuz üçün müvafiq fəslə baxın.

Sintez edilə bilən EMIF Dizaynının yaradılması Example

Intel Agilex inkişaf dəsti üçün Intel Agilex EMIF IP parametrlərinin əksəriyyətini standart dəyərlərində saxlamaq kifayətdir. Sintez edilə bilən dizaynı yaratmaq üçün məsələnample, bu addımları izləyin:

1. Ex-dəample Dizaynlar sekmesinde, Sintez qutusunun işarələndiyinə əmin olun.
   • Tək interfeys tətbiq edirsinizsə, məsələnampdizayn edin, EMIF IP-ni konfiqurasiya edin və vurun File➤ Cari parametri istifadəçi IP variasiyasında saxlamaq üçün Saxla file ( .ip).
     • Əgər köhnəni həyata keçirirsinizsəampÇox interfeysli dizayn üçün IP-lərin sayını istədiyiniz interfeys sayına təyin edin. Siz seçilmiş IP sayı ilə eyni EMIF ID-nin ümumi sayını görə bilərsiniz. Hər bir interfeysi konfiqurasiya etmək üçün bu addımları yerinə yetirin:
   •  İnterfeysin Kalibrləmə IP-yə qoşulmasını təyin etmək üçün Cal-IP seçin.
   • Bütün Parametr Redaktoru Nişanında EMIF IP-ni müvafiq olaraq konfiqurasiya edin.
   • Ex səhifəsinə qayıtample Design tab və istədiyiniz EMIF ID-də Capture düyməsini basın.
   • Bütün EMIF ID-ləri üçün a-c addımlarını təkrarlayın.
   • Tutulan parametrləri silmək və EMIF IP-də dəyişiklik etmək üçün a-c addımlarını təkrarlamaq üçün Təmizlə düyməsini klikləyə bilərsiniz.
   • klikləyin File➤ Cari parametri istifadəçi IP variasiyasında saxlamaq üçün Saxla file ( .ip).
2. Klikləyin Ex Yaratample Dizayn pəncərənin yuxarı sağ küncündə.
3. EMIF dizaynı üçün qovluğu təyin edin, məsələnample və OK düyməsini basın. EMIF dizaynının uğurlu nəsli example aşağıdakıları yaradır fileqii qovluğu altında qurun.
4. klikləyin File ➤ IP Parameter Editor Pro pəncərəsindən çıxmaq üçün çıxın. Sistem son dəyişikliklər yaradılmadığını bildirir. İndi yaradılsın? Növbəti axına davam etmək üçün Xeyr düyməsini klikləyin.
5. Keçmişi açmaq üçünample dizayn, basın File ➤ Layihəni açın və üzərinə gedin /ample_name>/qii/ed_synth.qpf və Aç düyməsini klikləyin.
   Qeyd: Dizaynın tərtibi və proqramlaşdırılması haqqında məlumat üçün example, istinad edin
   Intel Agilex EMIF Design Ex.-nin tərtibi və proqramlaşdırılmasıample.

Şəkil 4. Yaradılmış Sintez edilə bilən Dizayn Example File Struktur

İki və ya daha çox xarici yaddaş interfeysi olan bir sistemin qurulması haqqında məlumat üçün Dizaynın Yaradılmasına baxınampÇoxsaylı EMIF İnterfeysləri ilə, Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP İstifadəçi Təlimatında. Çoxsaylı interfeyslərin sazlanması haqqında məlumat üçün Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP İstifadəçi Təlimatında Mövcud Dizaynda EMIF Alətlər dəstinin aktivləşdirilməsinə baxın.

Qeyd: Simulyasiya və ya Sintez qutusunu seçməsəniz, təyinat kataloqu yalnız Platforma Dizayner dizaynını ehtiva edir. files, bunlar birbaşa Intel Quartus Prime proqramı tərəfindən tərtib edilmir, lakin siz edə bilərsiniz view və ya Platforma Dizaynerində redaktə edin. Bu vəziyyətdə sintez və simulyasiya yaratmaq üçün aşağıdakı əmrləri işlədə bilərsiniz file dəstləri.

• Tərtib edilə bilən layihə yaratmaq üçün təyinat kataloqunda quartus_sh -t make_qii_design.tclscript-i işlətməlisiniz.
• Simulyasiya layihəsi yaratmaq üçün təyinat kataloqunda quartus_sh -t make_sim_design.tcl skriptini işlətməlisiniz.

Qeyd: Əgər siz dizayn yaratmısınızsa, example və sonra parametr redaktorunda ona dəyişikliklər etmək üçün dizaynı yenidən bərpa etməlisinizampdəyişikliklərinizin həyata keçirildiyini görmək üçün. Yeni yaradılan dizayn example mövcud dizaynın üzərinə yazmır example files.

EMIF Dizaynının yaradılması ExampSimulyasiya üçün

Intel Agilex inkişaf dəsti üçün Intel Agilex EMIF IP parametrlərinin əksəriyyətini standart dəyərlərində saxlamaq kifayətdir. Dizayn yaratmaq üçün exampsimulyasiya üçün bu addımları yerinə yetirin:

1. Ex-dəample Designs nişanı, Simulyasiya qutusunun işarələndiyinə əmin olun. Həmçinin tələb olunan Simulyasiya HDL formatını seçin, ya Verilog, ya da VHDL.
2. EMIF IP-ni konfiqurasiya edin və vurun File ➤ Cari parametri istifadəçi IP variasiyasında saxlamaq üçün Saxla file ( .ip).
3. Klikləyin Ex Yaratample Dizayn pəncərənin yuxarı sağ küncündə.
4. EMIF dizaynı üçün qovluğu təyin edin, məsələnample və OK düyməsini basın. EMIF dizaynının uğurlu nəsli example çoxlu yaradır file sim/ed_sim kataloqu altında müxtəlif dəstəklənən simulyatorlar üçün dəstlər.
5. klikləyin File ➤ IP Parameter Editor Pro pəncərəsindən çıxmaq üçün çıxın. Sistem son dəyişikliklər yaradılmadığını bildirir. İndi yaradılsın? Növbəti axına davam etmək üçün Xeyr düyməsini klikləyin.

Yaradılmış Simulyasiya Dizaynı Example File Struktur

Qeyd: Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP hazırda yalnız VCS, ModelSim/QuestaSim və Xcelium simulyatorlarını dəstəkləyir. Gələcək buraxılışlarda əlavə simulyator dəstəyi planlaşdırılır.

Qeyd: Simulyasiya və ya Sintez qutusunu seçməsəniz, təyinat kataloqu yalnız Platforma Dizayner dizaynını ehtiva edir. files, bunlar birbaşa Intel Quartus Prime proqramı tərəfindən tərtib edilmir, lakin siz edə bilərsiniz view və ya Platforma Dizaynerində redaktə edin. Bu vəziyyətdə sintez və simulyasiya yaratmaq üçün aşağıdakı əmrləri işlədə bilərsiniz file dəstləri.

• Tərtib edilə bilən layihə yaratmaq üçün təyinat kataloqunda quartus_sh -t make_qii_design.tcl skriptini işlətməlisiniz.
• Simulyasiya layihəsi yaratmaq üçün təyinat kataloqunda quartus_sh -t make_sim_design.tcl skriptini işlətməlisiniz.

Qeyd: Əgər siz dizayn yaratmısınızsa, example və sonra parametr redaktorunda ona dəyişikliklər etmək üçün dizaynı yenidən bərpa etməlisinizampdəyişikliklərinizin həyata keçirildiyini görmək üçün. Yeni yaradılan dizayn example mövcud dizaynın üzərinə yazmır example files.

Avadanlıq Tətbiqinə qarşı Simulyasiya
Xarici yaddaş interfeysinin simulyasiyası üçün IP yaradılması zamanı Diaqnostika sekmesinde ya kalibrləməni atla, ya da tam kalibrləməni seçə bilərsiniz.

EMIF Simulyasiya Modelləri
Bu cədvəl skip kalibrləmə və tam kalibrləmə modellərinin xüsusiyyətlərini müqayisə edir.

Cədvəl 2. EMIF Simulyasiya Modelləri: Tam Kalibrləmə ilə müqayisədə Kalibrləməni keçin

Kalibrləməni keçin	Tam Kalibrləmə
İstifadəçi məntiqinə fokuslanan sistem səviyyəli simulyasiya.	Kalibrləmə üzərində fokuslanan yaddaş interfeysi simulyasiyası.
Kalibrləmə təfərrüatları ələ keçirilmir.	Bütün s çəkirtagkalibrləmə es.
Məlumatları saxlamaq və əldə etmək qabiliyyətinə malikdir.	Düzəltmə, bit başına əyilmə və s. daxildir.
Dəqiq səmərəliliyi təmsil edir.
Lövhənin əyilməsini nəzərə almır.

Avadanlıq Tətbiqinə qarşı RTL Simulyasiyası
Bu cədvəl EMIF simulyasiyası və aparat tətbiqi arasındakı əsas fərqləri vurğulayır.

Cədvəl 3. EMIF RTL Simulyasiyası və Aparat Tətbiqi

RTL Simulyasiyası	Avadanlıq Tətbiqi
Nios® başlatma və kalibrləmə kodu paralel olaraq icra olunur.	Nios başlatma və kalibrləmə kodu ardıcıl olaraq yerinə yetirilir.
İnterfeyslər simulyasiyada eyni vaxtda cal_done siqnalını təsdiqləyir.	Quraşdırıcı əməliyyatları kalibrləmə qaydasını müəyyən edir və interfeyslər eyni vaxtda cal_done-i təsdiq etmir.

Dizaynınızın tətbiqi üçün trafik nümunələri əsasında RTL simulyasiyalarını işlətməlisiniz. Nəzərə alın ki, RTL simulyasiyası PCB izi gecikmələrini modelləmir ki, bu da RTL simulyasiyası və aparatın tətbiqi arasında gecikmə müddətində uyğunsuzluğa səbəb ola bilər.

 ModelSim ilə Xarici Yaddaş İnterfeysinin İP simulyasiyası
Bu prosedur EMIF dizaynını necə təqlid edəcəyinizi göstərirample.

1. Mentor Graphics* ModelSim proqramını işə salın və seçin File ➤ Kataloqu dəyişdirin. Yaradılmış dizayn daxilində sim/ed_sim/mentor kataloquna keçin, məsələnample qovluq.
2. Transkript pəncərəsinin ekranın aşağı hissəsində göstərildiyini yoxlayın. Transkript pəncərəsi görünmürsə, klikləməklə onu göstərin View ➤ Transkript.
3. Transkript pəncərəsində msim_setup.tcl mənbəsini işə salın.
4. Mənbə msim_setup.tcl işləməyi bitirdikdən sonra Transkript pəncərəsində ld_debug-u işə salın.
5. Ld_debug işləməyi tamamladıqdan sonra Obyektlər pəncərəsinin göstərildiyini yoxlayın. Obyektlər pəncərəsi görünmürsə, klikləməklə onu göstərin View ➤ Obyektlər.
6. Obyektlər pəncərəsində siçanın sağ düyməsini sıxaraq və Dalğa əlavə et seçimini etməklə simulyasiya etmək istədiyiniz siqnalları seçin.
7. Simulyasiya üçün siqnalları seçdikdən sonra Transkript pəncərəsində run -all əmrini yerinə yetirin. Simulyasiya tamamlanana qədər davam edir.
8. Simulyasiya görünmürsə, klikləyin View ➤ Dalğa.

Intel Agilex EMIF IP üçün Pin Yerləşdirmə
Bu mövzu pin yerləşdirilməsi üçün təlimatları təqdim edir.

Bitdiview
Intel Agilex FPGA-lar aşağıdakı quruluşa malikdir:

• Hər bir cihazda 8-ə qədər I/O bankı var.
• Hər bir I/O bankında 2 sub-I/O bank var.
• Hər bir sub-I/O bankı 4 zolaqdan ibarətdir.
• Hər bir zolaqda 12 ümumi təyinatlı I/O (GPIO) pinləri var.

Ümumi Pin Təlimatları
Aşağıdakılar ümumi pin qaydalarıdır.

Qeyd: Daha ətraflı pin məlumatı üçün Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP İstifadəçi Təlimatında xarici yaddaş protokolunuz üçün protokola aid fəsildə Intel Agilex FPGA EMIF IP Pin və Resurs Planlaşdırılması bölməsinə baxın.

• Verilmiş xarici yaddaş interfeysi üçün sancaqların eyni I/O cərgəsində yerləşdiyinə əmin olun.
• Bir neçə bankı əhatə edən interfeyslər aşağıdakı tələblərə cavab verməlidir:
  •  Banklar bir-birinə bitişik olmalıdır. Qonşu banklar haqqında məlumat üçün Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP İstifadəçi Təlimatında EMIF Architecture: I/O Bank mövzusuna baxın.
•  Bütün ünvanlar, əmrlər və əlaqəli pinlər bir alt bankda yerləşməlidir.
• Ünvan, əmr və məlumat pinləri aşağıdakı şərtlər altında alt bankı paylaşa bilər:
  • Ünvan, əmr və məlumat pinləri I/O zolağı paylaşa bilməz.
  • Yalnız ünvanda və komanda bankında istifadə olunmamış I/O zolağında məlumat pinləri ola bilər.

Cədvəl 4. Ümumi Pin Məhdudiyyətləri

Siqnal növü	Məhdudiyyət
Data Strobe	DQ qrupuna aid olan bütün siqnallar eyni I/O zolağında yerləşməlidir.
Data	Əlaqədar DQ pinləri eyni I/O zolağında yerləşməlidir. İki istiqamətli məlumat xətlərini dəstəkləməyən protokollar üçün oxumaq siqnalları yazma siqnallarından ayrıca qruplaşdırılmalıdır.
Ünvan və əmr	Ünvan və Komanda sancaqları giriş/çıxış alt bankında əvvəlcədən təyin edilmiş yerlərdə yerləşməlidir.

Qeyd: Daha ətraflı pin məlumatı üçün Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP İstifadəçi Təlimatında xarici yaddaş protokolunuz üçün protokola aid fəsildə Intel Agilex FPGA EMIF IP Pin və Resurs Planlaşdırılması bölməsinə baxın.

• Verilmiş xarici yaddaş interfeysi üçün sancaqların eyni I/O cərgəsində yerləşdiyinə əmin olun.
• Bir neçə bankı əhatə edən interfeyslər aşağıdakı tələblərə cavab verməlidir:
  • Banklar bir-birinə bitişik olmalıdır. Qonşu banklar haqqında məlumat üçün Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP İstifadəçi Təlimatında EMIF Architecture: I/O Bank mövzusuna baxın.
• Bütün ünvanlar, əmrlər və əlaqəli pinlər bir alt bankda yerləşməlidir.
• Ünvan, əmr və məlumat pinləri aşağıdakı şərtlər altında alt bankı paylaşa bilər:
  • Ünvan, əmr və məlumat pinləri I/O zolağı paylaşa bilməz.
  • Yalnız ünvanda və komanda bankında istifadə olunmamış I/O zolağında məlumat pinləri ola bilər.

Dizayn yaratmaq ExampTG Konfiqurasiya Seçimləri ilə

Yaradılmış EMIF dizaynı, məsələnample trafik generator bloku (TG) daxildir. Varsayılan olaraq, dizayn example sadə TG blokundan (altera_tg_avl) istifadə edir, onu yalnız sərt kodlu trafik modelini yenidən işə salmaq üçün sıfırlamaq olar. Lazım gələrsə, bunun əvəzinə konfiqurasiya edilə bilən trafik generatorunu (TG2) aktiv etməyi seçə bilərsiniz. Konfiqurasiya edilə bilən trafik generatorunda (TG2) (altera_tg_avl_2) siz nəzarət registrləri vasitəsilə real vaxt rejimində trafik modelini konfiqurasiya edə bilərsiniz, yəni trafik modelini dəyişdirmək və ya yenidən işə salmaq üçün dizaynı yenidən tərtib etməyə ehtiyac yoxdur. Bu trafik generatoru EMIF idarəetmə interfeysinə göndərdiyi trafik növünə yaxşı nəzarət edir. Bundan əlavə, o, təfərrüatlı uğursuzluq məlumatlarını ehtiva edən status registrlərini təqdim edir.

Dizaynda Trafik Generatorunun işə salınması Example

Siz konfiqurasiya edilə bilən trafik generatorunu EMIF parametr redaktorunda Diaqnostika tabından aktiv edə bilərsiniz. Konfiqurasiya edilə bilən trafik generatorunu aktivləşdirmək üçün Diaqnostika tabında Konfiqurasiya edilə bilən Avalon trafik generatoru 2.0-dan istifadə edin.

Şəkil 6.

• Defolt trafik modelini söndürməyi seçə bilərsiniztage və ya istifadəçi tərəfindən konfiqurasiya edilmiş trafik stage, lakin ən azı bir s olmalıdırtage aktivdir. Bu s haqqında məlumat üçüntages, Xarici Yaddaş İnterfeyslərində Intel Agilex FPGA IP İstifadəçi Təlimatında Defolt Trafik Nümunəsinə və İstifadəçi tərəfindən konfiqurasiya edilmiş Trafik Modelinə baxın.
• TG2 test müddəti parametri yalnız standart trafik modelinə aiddir. Siz qısa, orta və ya sonsuz sınaq müddəti seçə bilərsiniz.
• TG2 Konfiqurasiya İnterfeys Rejimi parametri üçün iki dəyərdən birini seçə bilərsiniz:
  • JTAG: Sistem konsolunda GUI-dən istifadə etməyə imkan verir. Əlavə məlumat üçün Xarici Yaddaş İnterfeyslərində Intel Agilex FPGA IP İstifadəçi Təlimatında Trafik Generatorunun Konfiqurasiya İnterfeysinə baxın.
  • İxrac: Trafik modelini idarə etmək üçün fərdi RTL məntiqindən istifadə etməyə imkan verir.

Dizayndan istifadə edərək ExampEMIF Debug Toolbar ilə

EMIF Debug Toolbarını işə salmazdan əvvəl cihazınızı proqramlaşdırma ilə konfiqurasiya etdiyinizə əmin olun file EMIF Debug Toolbar-ı aktivləşdirən. EMIF Debug Toolbarını işə salmaq üçün bu addımları yerinə yetirin:

1. Intel Quartus Prime proqramında Tools ➤ System Debugging Tools ➤ System Console seçərək Sistem Konsolunu açın.
2. [Layihəniz artıq Intel Quartus Prime proqramında açıqdırsa, bu addımı atlayın.] Sistem Konsolunda SRAM obyektini yükləyin. file lövhəni proqramlaşdırdığınız (.sof) (Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP İstifadəçi Təlimatında EMIF Sazlama Alət Dəstindən İstifadə üçün İlkin Şərtlərdə təsvir edildiyi kimi).
3. Sazlamaq üçün nümunələri seçin.
4. EMIF kalibrləmə sazlanması üçün EMIF Kalibrləmə Sazlama Alətlər dəstini seçin.ampKalibrləmə Sazlama Seçimi ilə. Alternativ olaraq, Trafik generatorunun sazlanması üçün EMIF TG Konfiqurasiya Alət dəstini seçin.ampTG Konfiqurasiya Seçimləri ilə.
5. Əsası açmaq üçün Açıq Alətlər dəstinə klikləyin view EMIF Debug Toolbar dəstindən.
6. Proqramlaşdırılmış dizaynda bir neçə EMIF nümunəsi varsa, sütunu seçin (JTAG master) və alət dəstini aktivləşdirmək üçün EMIF instansiyasının yaddaş interfeysi identifikatoru.
7. Alət dəstinə interfeys parametrlərini və kalibrləmə statusunu oxumağa icazə vermək üçün İnterfeysi Aktivləşdir üzərinə klikləyin.
8. Siz hər dəfə bir interfeysi debug etməlisiniz; buna görə də dizaynda başqa interfeysə qoşulmaq üçün ilk növbədə cari interfeysi deaktiv etməlisiniz.

Aşağıdakılar keçmişdirampmüvafiq olaraq EMIF Kalibrləmə Debug Toolbar və EMIF TG Konfiqurasiya Alət dəstindən hesabatlar.

Qeyd: Kalibrləmə sazlanması ilə bağlı təfərrüatlar üçün Xarici Yaddaş İnterfeysi Sazlama Alətlər dəsti ilə Sazlamaya baxın, Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP İstifadəçi Təlimatında.

Qeyd: Trafik generatorunun sazlanması ilə bağlı təfərrüatlar üçün Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP İstifadəçi Təlimatında Trafik Generatorunun Konfiqurasiyası İstifadəçi İnterfeysinə baxın.

Dizayn Example Xarici Yaddaş İnterfeyslərinin təsviri Intel Agilex FPGA IP

EMIF IP-nizi parametrləşdirdiyiniz və yaratdığınız zaman sistemin simulyasiya və sintez üçün kataloqlar yaratdığını təyin edə bilərsiniz. file dəstləri yaradır və yaradır file avtomatik təyin edir. Ex altında Simulyasiya və ya Sintez seçsənizample Dizayn Files haqqında Example Designs nişanı, sistem tam bir simulyasiya yaradır file komplekt və ya tam sintez file seçiminizə uyğun olaraq təyin edin.

Sintez Dizaynı Example
Sintez dizaynı, məsələnample aşağıdakı şəkildə göstərilən əsas blokları ehtiva edir.

• Sintez edilə bilən Avalon®-MM olan trafik generatoruample psevdo-təsadüfi oxuma nümunəsini həyata keçirən və parametrləşdirilmiş ünvanların sayına yazan sürücü. Trafik generatoru həmçinin yaddaşdan oxunan məlumatların yazılı məlumatlara uyğun olmasını təmin etmək üçün onlara nəzarət edir və əks halda nasazlığı təsdiqləyir.
• Yaddaş interfeysinin nümunəsi, o cümlədən:
  • Avalon-MM interfeysi və AFI interfeysi arasında moderasiya edən yaddaş nəzarətçisi.
  • Oxuma və yazma əməliyyatlarını yerinə yetirmək üçün yaddaş nəzarətçisi və xarici yaddaş cihazları arasında interfeys rolunu oynayan PHY.

Şəkil 7. Sintez Dizaynı Example

Qeyd: PLL Paylaşım Rejimi, DLL Paylaşım Modu və ya OCT Paylaşım Rejimi parametrlərindən biri və ya bir neçəsi Paylaşım Yoxdan başqa hər hansı bir dəyərə təyin edilərsə, sintez dizaynı örn.ample iki trafik generatoru/yaddaş interfeysi nümunəsini ehtiva edəcək. İki trafik generatoru/yaddaş interfeysi nümunəsi yalnız parametr parametrləri ilə müəyyən edilmiş paylaşılan PLL/DLL/OCT bağlantıları ilə əlaqələndirilir. Trafik generatoru/yaddaş interfeysi nümunələri bu cür əlaqələri öz dizaynlarınızda necə edə biləcəyinizi nümayiş etdirir.

Simulyasiya Dizaynı Example
Simulyasiya dizaynı örnample aşağıdakı şəkildə göstərilən əsas blokları ehtiva edir.

• Sintez dizaynının bir nümunəsi, məsələnample. Əvvəlki bölmədə təsvir edildiyi kimi, sintez dizaynı örnample trafik generatoru, kalibrləmə komponenti və yaddaş interfeysinin nümunəsini ehtiva edir. Bu bloklar sürətli simulyasiya üçün uyğun olan hallarda mücərrəd simulyasiya modelləri üçün standartdır.
• Yaddaş protokolunun spesifikasiyalarına əməl edən ümumi model kimi çıxış edən yaddaş modeli. Tez-tez yaddaş təchizatçıları onların xüsusi yaddaş komponentləri üçün simulyasiya modelləri təqdim edirlər ki, onları siz onlardan yükləyə bilərsiniz websaytlar.
• Ümumi keçid və ya uğursuzluq vəziyyətini bildirmək üçün xarici yaddaş interfeysi IP-dən və trafik generatorundan status siqnallarına nəzarət edən status yoxlayıcısı.

Şəkil 10. Simulyasiya dizaynı Example

Example Designs Interface Tab
Parametr redaktoruna Example Designs nişanı sizə dizaynınızı parametrləşdirməyə və yaratmağa imkan veriramples.

Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP Design Exampİstifadəçi Təlimatı Arxivləri

IP versiyaları Intel Quartus Prime Design Suite proqram təminatının v19.1-ə qədər versiyaları ilə eynidir. Intel Quartus Prime Design Suite proqram təminatının 19.2 və ya daha sonrakı versiyasından IP-lər yeni IP versiya sxeminə malikdir. Əgər IP əsas versiyası siyahıda yoxdursa, əvvəlki IP əsas versiyası üçün istifadəçi təlimatı tətbiq edilir.

IP əsas versiyası	İstifadəçi təlimatı
2.4.0	Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP Design Exampİstifadəçi Təlimatı Arxivləri
2.3.0	Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP Design Exampİstifadəçi Təlimatı Arxivləri
2.3.0	Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP Design Exampİstifadəçi Təlimatı Arxivləri
2.1.0	Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP Design Exampİstifadəçi Təlimatı Arxivləri
19.3	Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP Design Exampİstifadəçi Təlimatı Arxivləri

Xarici Yaddaş İnterfeysləri üçün Sənədin Təftiş Tarixçəsi Intel Agilex FPGA IP Design Exampİstifadəçi Təlimatı

Sənəd versiyası	Intel Quartus Prime Versiya	IP versiyası	Dəyişikliklər
2021.06.21	21.2	2.4.2	ildə Dizayn ExampTez Başlanğıc fəsil: • Qeydə əlavə edildi Intel Agilex EMIF Design Ex.-nin tərtibi və proqramlaşdırılmasıample mövzu. • Başlığı dəyişdirildi Dizayn yaratmaq ExampKalibrləmə Sazlama Seçimi ilə mövzu. • Əlavə edilib Dizayn yaratmaq ExampTG Konfiqurasiya Seçimləri ilə və Dizaynda Trafik Generatorunun işə salınması Example mövzular. • 2, 3 və 4-cü addımlar dəyişdirildi, bir neçə rəqəm yeniləndi və qeyd əlavə edildi Dizayndan istifadə edərək ExampEMIF Debug Toolbar ilə mövzu.
2021.03.29	21.1	2.4.0	ildə Dizayn ExampTez Başlanğıc fəsil: • Qeydə əlavə edildi Sintez edilə bilən EMIF Dizaynının yaradılması Example və EMIF Dizaynının yaradılması ExampSimulyasiya üçün mövzular. • Yenilənib File İçindəki struktur diaqramı EMIF Dizaynının yaradılması ExampSimulyasiya üçün mövzu.
2020.12.14	20.4	2.3.0	ildə Dizayn ExampTez Başlanğıc fəsildə aşağıdakı dəyişikliklər edilib: • Yenilənib Sintez edilə bilən EMIF Dizaynının yaradılması Example mövzu çoxlu EMIF dizaynlarını əhatə edir. • 3-cü addım üçün rəqəm yeniləndi EMIF Dizaynının yaradılması ExampSimulyasiya üçün mövzu.
2020.10.05	20.3	2.3.0	ildə Dizayn ExampTez Başlanğıc Bələdçisi fəsildə aşağıdakı dəyişikliklər edilib: • In EMIF layihəsinin yaradılması, 6-cı addımda şəkli yenilədi. • In Sintez edilə bilən EMIF Dizaynının yaradılması Example, 3-cü addımdakı rəqəmi yenilədi. • In EMIF Dizaynının yaradılması ExampSimulyasiya üçün, 3-cü addımdakı rəqəmi yenilədi. • In Avadanlıq Tətbiqinə qarşı Simulyasiya, ikinci cədvəldəki kiçik hərf səhvini düzəltdi. • In Dizayndan istifadə edərək ExampEMIF Debug Toolbar ilə, 6-cı addım dəyişdirildi, 7 və 8-ci addımlar əlavə edildi.
davam etdi...

Sənəd versiyası	Intel Quartus Prime Versiya	IP versiyası	Dəyişikliklər
2020.04.13	20.1	2.1.0	• İçində Haqqında fəsildə cədvəldə dəyişiklik edildi Buraxılış məlumatı mövzu. • İçində Dizayn ExampTez Başlanğıc Bələdçisi fəsil: — Dəyişdirilmiş addım 7 və əlaqəli şəkil, Sintez edilə bilən EMIF Dizaynının yaradılması Example mövzu. - Dəyişdirildi Dizaynın Yaradılması ExampSazlama Seçimləri ilə mövzu. - Dəyişdirildi Dizayndan istifadə edərək ExampEMIF Debug Toolbar ilə mövzu.
2019.12.16	19.4	2.0.0	• İçində Dizayn ExampTez Başlanğıc fəsil: — 6-cı addımda təsvir yeniləndi EMIF layihəsinin yaradılması mövzu. — 4-cı addımda təsvir yeniləndi Sintez edilə bilən EMIF Dizaynının yaradılması Example mövzu. — 4-cı addımda təsvir yeniləndi EMIF Dizaynının yaradılması ExampSimulyasiya üçün mövzu. — Dəyişdirilmiş addım 5 EMIF Dizaynının yaradılması ExampSimulyasiya üçün mövzu. - Dəyişdirildi Ümumi Pin Təlimatları və Qonşu Banklar bölmələri Intel Agilex EMIF IP üçün Pin Yerləşdirmə mövzu.
2019.10.18	19.3		• İçində EMIF layihəsinin yaradılması mövzu, şəkli 6-cı bəndlə yenilədi. • İçində EMIF IP-nin yaradılması və konfiqurasiyası mövzu, 1-ci addım ilə rəqəmi yenilədi. • Cədvəldə Intel Agilex EMIF Parametr Redaktoru Təlimatları mövzunun təsviri dəyişdirildi Şura nişanı. • İçində Sintez edilə bilən EMIF Dizaynının yaradılması Example və EMIF Dizaynının yaradılması ExampSimulyasiya üçün mövzular, hər mövzunun 3-cü addımındakı şəkli yenilədi. • İçində EMIF Dizaynının yaradılması ExampSimulyasiya üçün mövzu, yeniləndi Yaradılmış Simulyasiya Dizaynı Example File Struktur rəqəm və rəqəmdən sonra qeydi dəyişdirdi. • İçində Sintez edilə bilən EMIF Dizaynının yaradılması Example mövzu, bir neçə interfeys üçün bir addım və rəqəm əlavə etdi.
2019.07.31	19.2	1.2.0	• Əlavə edilib Xarici Yaddaş İnterfeysləri haqqında Intel Agilex FPGA IP fəsil və Buraxılış Məlumatı. • Yenilənmiş tarixlər və versiya nömrələri. • Kiçik təkmilləşdirmə Sintez Dizaynı Example rəqəm Sintez Dizaynı Example mövzu.
2019.04.02	19.1		• İlkin buraxılış.

Xarici Yaddaş İnterfeysləri üçün Sənədin Təftiş Tarixçəsi Intel Agilex FPGA IP Design Exampİstifadəçi Təlimatı

Sənədlər / Resurslar

intel UG-20219 Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP Dizayn Example [pdf] İstifadəçi təlimatı UG-20219 Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP Dizayn Example, UG-20219, Xarici Yaddaş İnterfeysləri Intel Agilex FPGA IP Design Example, İnterfeyslər Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

İstinadlar

• İstifadəçi təlimatı