UG-20219 Eksterne hukommelsesgrænseflader Intel Agilex FPGA IP Design Example

Om de eksterne hukommelsesgrænseflader Intel® Agilexâ„¢ FPGA IP

Udgivelsesoplysninger

IP-versioner er de samme som Intel® Quartus® Prime Design Suite-softwareversioner op til v19.1. Fra Intel Quartus Prime Design Suite-softwareversion 19.2 eller nyere har IP-kerner et nyt IP-versionssystem. IP-versioneringsskemaet (XYZ) nummeret ændres fra en softwareversion til en anden. En ændring i:

• X angiver en større revision af IP. Hvis du opdaterer din Intel Quartus Prime-software, skal du genskabe IP'en.
• Y angiver, at IP'en indeholder nye funktioner. Gendan din IP for at inkludere disse nye funktioner.
• Z angiver, at IP'en indeholder mindre ændringer. Gendan din IP for at inkludere disse ændringer.
  

  Punkt	Beskrivelse
  IP version	2.4.2
  Intel Quartus Prime	21.2
  Udgivelsesdato	2021.06.21

Design Eksample Quick Start Guide til eksterne hukommelsesgrænseflader Intel Agilex™ FPGA IP

Et automatiseret design example flow er tilgængelig for Intel Agilex™ eksterne hukommelsesgrænseflader. The Generate Example Designs-knappen på Example Designs-fanen giver dig mulighed for at specificere og generere syntese- og simuleringsdesignet f.eksample file sæt, som du kan bruge til at validere din EMIF IP. Du kan generere et design f.eksample, der matcher Intel FPGA-udviklingssættet, eller for enhver EMIF IP, som du genererer. Du kan bruge designet f.eksample til at hjælpe din evaluering, eller som udgangspunkt for dit eget system.

Generelt design Eksample Arbejdsgange

Oprettelse af et EMIF-projekt

For Intel Quartus Prime-softwareversion 17.1 og nyere skal du oprette et Intel Quartus Prime-projekt, før du genererer EMIF IP og designeks.ample.

1. Start Intel Quartus Prime-softwaren og vælg File ➤ Ny projektguide. Klik på Næste. Design Eksample Quick Start Guide til eksterne hukommelsesgrænseflader Intel Agilex™ FPGA IP
2. Angiv en mappe ( ), et navn for Intel Quartus Prime-projektet ( ), og et designenhedsnavn på øverste niveau ( ), som du vil oprette. Klik på Næste.
3. Bekræft, at Empty Project er valgt. Klik på Næste to gange.
4. Under Familie skal du vælge Intel Agilex.
5. Indtast enhedens varenummer under Navnefilter.
6. Vælg den relevante enhed under Tilgængelige enheder.
7. Klik på Udfør.

Generering og konfiguration af EMIF IP

De følgende trin illustrerer, hvordan man genererer og konfigurerer EMIF IP. Denne gennemgang skaber en DDR4-grænseflade, men trinene er de samme for andre protokoller. (Disse trin følger IP Catalog (standalone) flow; hvis du vælger at bruge Platform Designer (system) flow i stedet, er trinene ens.)

1. I vinduet IP Catalog skal du vælge External Memory Interfaces Intel Agilex FPGA IP. (Hvis IP-katalogvinduet ikke er synligt, skal du vælge View ➤ IP-katalog.)
2. I IP Parameter Editor skal du angive et enhedsnavn for EMIF IP (det navn, du angiver her, bliver file navn for IP'en) og angiv en mappe. Klik på Opret.
3. Parametereditoren har flere faner, hvor du skal konfigurere parametre, så de afspejler din EMIF-implementering.

Retningslinjer for Intel Agilex EMIF Parameter Editor
Dette emne giver vejledning på højt niveau til parametrisering af fanerne i Intel Agilex EMIF IP-parametereditoren.

Tabel 1. Retningslinjer for EMIF Parameter Editor

Fanen Parameter Editor	Retningslinier
Generel	Sørg for, at følgende parametre er indtastet korrekt: • Enhedens hastighedsgrad. • Hukommelsens urfrekvens. • PLL-referenceklokfrekvensen.
Hukommelse	• Se databladet for din hukommelsesenhed for at indtaste parametrene på Hukommelse fanen. • Du skal også indtaste en specifik placering for ALERT#-pinden. (Gælder kun for DDR4-hukommelsesprotokol.)
Mem I/O	• Til indledende projektundersøgelser kan du bruge standardindstillingerne på Mem I/O fanen. • For avanceret designvalidering bør du udføre bordsimulering for at udlede optimale termineringsindstillinger.
FPGA I/O	• Til indledende projektundersøgelser kan du bruge standardindstillingerne på FPGA I/O fanen. • For avanceret designvalidering bør du udføre boardsimulering med tilhørende IBIS-modeller for at vælge passende I/O-standarder.
Mem Timing	• Til indledende projektundersøgelser kan du bruge standardindstillingerne på Mem Timing fanen. • For avanceret designvalidering skal du indtaste parametre i henhold til din hukommelsesenheds datablad.
Controller	Indstil controllerens parametre i henhold til den ønskede konfiguration og adfærd for din hukommelsescontroller.
Diagnostik	Du kan bruge parametrene på Diagnostik fanen for at hjælpe med at teste og fejlfinde din hukommelsesgrænseflade.
Example Designs	De Example Designs fanen lader dig generere design f.eksamples til syntese og til simulering. Det genererede design example er et komplet EMIF-system bestående af EMIF IP og en driver, der genererer tilfældig trafik for at validere hukommelsesgrænsefladen.

For detaljerede oplysninger om individuelle parametre henvises til det relevante kapitel for din hukommelsesprotokol i External Memory Interfaces Intel Agilex FPGA IP User Guide.

Generering af det syntetiserbare EMIF-design Eksample

For Intel Agilex-udviklingssættet er det tilstrækkeligt at lade de fleste af Intel Agilex EMIF IP-indstillingerne være på deres standardværdier. For at generere det syntetiserbare design f.eksample, følg disse trin:

1. På Examppå fanen Designs skal du sikre dig, at Syntese-feltet er markeret.
   • Hvis du implementerer en enkelt grænseflade, f.eksampdesign, konfigurer EMIF IP'en og klik File➤ Gem for at gemme den aktuelle indstilling i brugerens IP-variant file ( .ip).
     • Hvis du implementerer en example design med flere grænseflader, specificer Antal IP'er til det ønskede antal grænseflader. Du kan se det samlede antal EMIF-id'er som det valgte antal IP'er. Følg disse trin for at konfigurere hver grænseflade:
   •  Vælg Cal-IP for at angive forbindelsen af ​​grænsefladen til kalibrerings-IP'en.
   • Konfigurer EMIF IP i overensstemmelse hermed i alle faneblade Parameter Editor.
   • Tilbage til Exampfanen Design og klik på Capture på det ønskede EMIF ID.
   • Gentag trin a til c for alle EMIF-id'er.
   • Du kan klikke på knappen Ryd for at fjerne de registrerede parametre og gentage trin a til c for at foretage ændringer af EMIF IP.
   • Klik File➤ Gem for at gemme den aktuelle indstilling i brugerens IP-variant file ( .ip).
2. Klik på Generer eksample Design i øverste højre hjørne af vinduet.
3. Angiv en mappe til EMIF-designet, f.eksample og klik på OK. Succesfuld generering af EMIF-designet f.eksample opretter følgende fileindstillet under en qii-mappe.
4. Klik File ➤ Afslut for at afslutte IP Parameter Editor Pro-vinduet. Systemet spørger, Seneste ændringer er ikke blevet genereret. Generer nu? Klik på Nej for at fortsætte med næste flow.
5. For at åbne exampfor design, klik File ➤ Åbn Project, og naviger til /ample_name>/qii/ed_synth.qpf og klik på Åbn.
   Note: For information om kompilering og programmering af designet f.eksample, henvise til
   Kompilering og programmering af Intel Agilex EMIF Design Example.

Figur 4. Genereret syntetiserbart design Eksample File Struktur

For information om at konstruere et system med to eller flere eksterne hukommelsesgrænseflader, se Oprettelse af et designeksampmed flere EMIF-grænseflader, i den eksterne hukommelsesgrænseflader Intel Agilex FPGA IP-brugervejledning. For oplysninger om fejlfinding af flere grænseflader henvises til Aktivering af EMIF Toolkit i et eksisterende design i External Memory Interfaces Intel Agilex FPGA IP User Guide.

Note: Hvis du ikke markerer afkrydsningsfeltet Simulation eller Synthesis, indeholder destinationsmappen kun Platform Designer-design files, som ikke kan kompileres af Intel Quartus Prime-softwaren direkte, men som du kan view eller rediger i Platform Designer. I denne situation kan du køre følgende kommandoer for at generere syntese og simulering file sæt.

• For at oprette et kompilerbart projekt skal du køre quartus_sh -t make_qii_design.tclscript i destinationsmappen.
• For at oprette et simuleringsprojekt skal du køre quartus_sh -t make_sim_design.tcl scriptet i destinationsmappen.

Note: Hvis du har genereret et design f.eksample og derefter foretage ændringer i den i parametereditoren, skal du regenerere designet f.eksampfor at se dine ændringer implementeret. Det nygenererede design example overskriver ikke det eksisterende design example files.

Generering af EMIF Design Example til simulering

For Intel Agilex-udviklingssættet er det tilstrækkeligt at lade de fleste af Intel Agilex EMIF IP-indstillingerne være på deres standardværdier. For at generere designet f.eksample for simulering, følg disse trin:

1. På Examppå fanen Designs skal du sikre dig, at boksen Simulering er markeret. Vælg også det nødvendige Simulation HDL-format, enten Verilog eller VHDL.
2. Konfigurer EMIF IP og klik File ➤ Gem for at gemme den aktuelle indstilling i brugerens IP-variant file ( .ip).
3. Klik på Generer eksample Design i øverste højre hjørne af vinduet.
4. Angiv en mappe til EMIF-designet, f.eksample og klik på OK. Succesfuld generering af EMIF-designet f.eksample opretter flere file sæt til forskellige understøttede simulatorer under en sim/ed_sim-mappe.
5. Klik File ➤ Afslut for at afslutte IP Parameter Editor Pro-vinduet. Systemet spørger, Seneste ændringer er ikke blevet genereret. Generer nu? Klik på Nej for at fortsætte med næste flow.

Genereret simuleringsdesign Eksample File Struktur

Note: De eksterne hukommelsesgrænseflader Intel Agilex FPGA IP understøtter i øjeblikket kun VCS-, ModelSim/QuestaSim- og Xcelium-simulatorerne. Yderligere simulatorunderstøttelse er planlagt i fremtidige udgivelser.

Note: Hvis du ikke markerer afkrydsningsfeltet Simulation eller Synthesis, indeholder destinationsmappen kun Platform Designer-design files, som ikke kan kompileres af Intel Quartus Prime-softwaren direkte, men som du kan view eller rediger i Platform Designer. I denne situation kan du køre følgende kommandoer for at generere syntese og simulering file sæt.

• For at oprette et kompilerbart projekt skal du køre quartus_sh -t make_qii_design.tcl scriptet i destinationsmappen.
• For at oprette et simuleringsprojekt skal du køre quartus_sh -t make_sim_design.tcl scriptet i destinationsmappen.

Note: Hvis du har genereret et design f.eksample og derefter foretage ændringer i den i parametereditoren, skal du regenerere designet f.eksampfor at se dine ændringer implementeret. Det nygenererede design example overskriver ikke det eksisterende design example files.

Simulering versus hardwareimplementering
Til ekstern hukommelsesgrænsefladesimulering kan du vælge enten spring kalibrering over eller fuld kalibrering på fanen Diagnostics under IP-generering.

EMIF-simuleringsmodeller
Denne tabel sammenligner egenskaberne for overspringskalibrering og fuld kalibreringsmodeller.

Tabel 2. EMIF-simuleringsmodeller: Spring kalibrering over versus fuld kalibrering

Spring kalibrering over	Fuld kalibrering
Simulering på systemniveau med fokus på brugerlogik.	Hukommelsesgrænsefladesimulering med fokus på kalibrering.
Detaljer om kalibrering er ikke fanget.	Fanger alle stagkalibrering.
Har mulighed for at gemme og hente data.	Inkluderer nivellering, skråstilling per bit osv.
Repræsenterer nøjagtig effektivitet.
Tager ikke bordskævhed i betragtning.

RTL-simulering versus hardwareimplementering
Denne tabel fremhæver de vigtigste forskelle mellem EMIF-simulering og hardwareimplementering.

Tabel 3. EMIF RTL-simulering versus hardwareimplementering

RTL-simulering	Hardware Implementering
Nios® initialisering og kalibreringskode udføres parallelt.	Nios initialisering og kalibreringskode udføres sekventielt.
Interfaces hævder cal_done signal samtidigt i simulering.	Montøroperationer bestemmer rækkefølgen af ​​kalibrering, og grænseflader hævder ikke cal_done samtidigt.

Du bør køre RTL-simuleringer baseret på trafikmønstre til dit designs applikation. Bemærk, at RTL-simulering ikke modellerer PCB-sporingsforsinkelser, som kan forårsage en uoverensstemmelse i latens mellem RTL-simulering og hardwareimplementering.

 Simulering af ekstern hukommelsesgrænseflade IP med ModelSim
Denne procedure viser, hvordan man simulerer EMIF-designet f.eksample.

1. Start Mentor Graphics* ModelSim-softwaren, og vælg File ➤ Skift bibliotek. Naviger til mappen sim/ed_sim/mentor i det genererede design f.eksample mappe.
2. Kontroller, at vinduet Transskription vises nederst på skærmen. Hvis vinduet Transskription ikke er synligt, skal du vise det ved at klikke View ➤ Afskrift.
3. Kør source msim_setup.tcl i vinduet Transcript.
4. Når kilden msim_setup.tcl er færdig med at køre, skal du køre ld_debug i Transcript-vinduet.
5. Når ld_debug er færdig med at køre, skal du kontrollere, at vinduet Objekter vises. Hvis objektvinduet ikke er synligt, skal du vise det ved at klikke View ➤ Objekter.
6. I objektvinduet skal du vælge de signaler, du vil simulere, ved at højreklikke og vælge Tilføj bølge.
7. Når du er færdig med at vælge signalerne til simulering, skal du udføre run -all i Transcript-vinduet. Simuleringen kører, indtil den er afsluttet.
8. Hvis simuleringen ikke er synlig, klik View ➤ Bølge.

Pinplacering til Intel Agilex EMIF IP
Dette emne indeholder retningslinjer for placering af nåle.

Overview
Intel Agilex FPGA'er har følgende struktur:

• Hver enhed indeholder op til 8 I/O-banker.
• Hver I/O-bank indeholder 2 sub-I/O-banker.
• Hver sub-I/O-bank indeholder 4 baner.
• Hver bane indeholder 12 I/O (GPIO) ben til generelle formål.

Generelle pin-retningslinjer
Følgende er generelle pin-retningslinjer.

Note: For mere detaljerede pinoplysninger henvises til afsnittet Intel Agilex FPGA EMIF IP-pin- og ressourceplanlægning i det protokolspecifikke kapitel for din eksterne hukommelsesprotokol i Eksterne hukommelsesgrænseflader Intel Agilex FPGA IP-brugervejledning.

• Sørg for, at stifterne til en given ekstern hukommelsesgrænseflade befinder sig i den samme I/O-række.
• Grænseflader, der spænder over flere banker, skal opfylde følgende krav:
  •  Bankerne skal ligge ved siden af ​​hinanden. For oplysninger om tilstødende banker henvises til emnet EMIF Architecture: I/O Bank i External Memory Interfaces Intel Agilex FPGA IP User Guide.
•  Alle adresser og kommandoer og tilhørende stifter skal ligge inden for en enkelt underbank.
• Adresse- og kommando- og datastifter kan dele en underbank under følgende betingelser:
  • Adresse- og kommando- og datastifter kan ikke dele en I/O-bane.
  • Kun en ubrugt I/O-bane i adresse- og kommandobanken kan indeholde datastifter.

Tabel 4. Generelle pin-begrænsninger

Signaltype	Begrænsning
Data Strobe	Alle signaler, der tilhører en DQ-gruppe, skal ligge i samme I/O-bane.
Data	Relaterede DQ-stifter skal ligge i samme I/O-bane. For protokoller, der ikke understøtter tovejsdatalinjer, bør læsesignaler grupperes separat fra skrivesignaler.
Adresse og kommando	Adresse- og kommandonåle skal ligge på foruddefinerede steder i en I/O-underbank.

Note: For mere detaljerede pinoplysninger henvises til afsnittet Intel Agilex FPGA EMIF IP-pin- og ressourceplanlægning i det protokolspecifikke kapitel for din eksterne hukommelsesprotokol i Eksterne hukommelsesgrænseflader Intel Agilex FPGA IP-brugervejledning.

• Sørg for, at stifterne til en given ekstern hukommelsesgrænseflade befinder sig i den samme I/O-række.
• Grænseflader, der spænder over flere banker, skal opfylde følgende krav:
  • Bankerne skal ligge ved siden af ​​hinanden. For oplysninger om tilstødende banker henvises til emnet EMIF Architecture: I/O Bank i External Memory Interfaces Intel Agilex FPGA IP User Guide.
• Alle adresser og kommandoer og tilhørende stifter skal ligge inden for en enkelt underbank.
• Adresse- og kommando- og datastifter kan dele en underbank under følgende betingelser:
  • Adresse- og kommando- og datastifter kan ikke dele en I/O-bane.
  • Kun en ubrugt I/O-bane i adresse- og kommandobanken kan indeholde datastifter.

Generering af et designeksample med TG Configuration Option

Det genererede EMIF-design example indeholder en trafikgeneratorblok (TG). Som standard er designet example bruger en simpel TG-blok (altera_tg_avl), som kun kan nulstilles for at genstarte et hårdtkodet trafikmønster. Hvis det er nødvendigt, kan du vælge at aktivere en konfigurerbar trafikgenerator (TG2) i stedet for. I den konfigurerbare trafikgenerator (TG2) (altera_tg_avl_2) kan du konfigurere trafikmønsteret i realtid gennem kontrolregistre – hvilket betyder, at du ikke behøver at rekompilere designet for at ændre eller genstarte trafikmønsteret. Denne trafikgenerator giver fin kontrol over den type trafik, den sender på EMIF-kontrolgrænsefladen. Derudover giver den statusregistre, der indeholder detaljerede fejloplysninger.

Aktivering af trafikgeneratoren i et design Example

Du kan aktivere den konfigurerbare trafikgenerator fra fanen Diagnostik i EMIF-parametereditoren. For at aktivere den konfigurerbare trafikgenerator skal du aktivere Brug konfigurerbar Avalon trafikgenerator 2.0 på fanen Diagnostik.

Figur 6.

• Du kan vælge at deaktivere standardtrafikmønstrettage eller den brugerkonfigurerede trafik stage, men du skal have mindst én stage aktiveret. For information om disse stages, se Standardtrafikmønster og brugerkonfigureret trafikmønster i Intel Agilex FPGA IP-brugervejledningen til eksterne hukommelsesgrænseflader.
• TG2-testvarighedsparameteren gælder kun for standardtrafikmønsteret. Du kan vælge en testvarighed på kort, medium eller uendelig.
• Du kan vælge en af ​​to værdier for parameteren TG2 Configuration Interface Mode:
  • JTAG: Tillader brug af en GUI i systemkonsollen. For mere information henvises til Traffic Generator Configuration Interface i External Memory Interfaces Intel Agilex FPGA IP User Guide.
  • Eksportere: Tillader brug af tilpasset RTL-logik til at styre trafikmønsteret.

Brug af Design Example med EMIF Debug Toolkit

Før du starter EMIF Debug Toolkit, skal du sikre dig, at du har konfigureret din enhed med en programmering file der har EMIF Debug Toolkit aktiveret. Følg disse trin for at starte EMIF Debug Toolkit:

1. I Intel Quartus Prime-softwaren skal du åbne systemkonsollen ved at vælge Værktøjer ➤ Systemfejlfindingsværktøjer ➤ Systemkonsol.
2. [Spring dette trin over, hvis dit projekt allerede er åbent i Intel Quartus Prime-softwaren.] Indlæs SRAM-objektet i systemkonsollen file (.sof), som du programmerede kortet med (som beskrevet i Forudsætninger for brug af EMIF Debug Toolkit, i External Memory Interfaces Intel Agilex FPGA IP User Guide).
3. Vælg forekomster til fejlretning.
4. Vælg EMIF Calibration Debug Toolkit til EMIF-kalibreringsfejlfinding, som beskrevet i Generering af et designeks.ample med indstillingen Kalibrering Debug. Alternativt kan du vælge EMIF TG Configuration Toolkit til trafikgenerator-fejlretning, som beskrevet i Generering af et designeks.ample med TG Configuration Option.
5. Klik på Åbn værktøjskasse for at åbne hovedmenuen view af EMIF Debug Toolkit.
6. Hvis der er flere EMIF-forekomster i det programmerede design, skal du vælge kolonnen (sti til JTAG master) og hukommelsesgrænseflade-id for den EMIF-instans, som værktøjssættet skal aktiveres for.
7. Klik på Aktiver grænseflade for at lade værktøjssættet læse grænsefladeparametrene og kalibreringsstatus.
8. Du skal debugge én grænseflade ad gangen; derfor, for at oprette forbindelse til en anden grænseflade i designet, skal du først deaktivere den aktuelle grænseflade.

Følgende er examples af rapporter fra henholdsvis EMIF Calibration Debug Toolkit og EMIF TG Configuration Toolkit:.

Note: For detaljer om kalibreringsfejlfinding henvises til Debugging med External Memory Interface Debug Toolkit i External Memory Interfaces Intel Agilex FPGA IP User Guide.

Note: For detaljer om trafikgenerator-fejlfinding henvises til Traffic Generator Configuration User Interface i External Memory Interfaces Intel Agilex FPGA IP User Guide.

Design Eksample Beskrivelse for eksterne hukommelsesgrænseflader Intel Agilex FPGA IP

Når du parametrerer og genererer din EMIF IP, kan du angive, at systemet skal oprette mapper til simulering og syntese file sæt, og generer file indstilles automatisk. Hvis du vælger Simulation eller Synthesis under Example Design Files på ExampPå fanen Designs skaber systemet en komplet simulering file sæt eller en komplet syntese file indstilles i overensstemmelse med dit valg.

Syntesedesign Eksample
Syntesedesignet example indeholder de store blokke vist i figuren nedenfor.

• En trafikgenerator, som er en syntetiserbar Avalon®-MM exampen driver, der implementerer et pseudo-tilfældigt mønster af læsning og skrivning til et parametriseret antal adresser. Trafikgeneratoren overvåger også de data, der læses fra hukommelsen for at sikre, at de matcher de skrevne data og hævder en fejl ellers.
• En forekomst af hukommelsesgrænsefladen, som inkluderer:
  • En hukommelsescontroller, der modererer mellem Avalon-MM-grænsefladen og AFI-grænsefladen.
  • PHY, der fungerer som en grænseflade mellem hukommelsescontrolleren og eksterne hukommelsesenheder til at udføre læse- og skriveoperationer.

Figur 7. Syntesedesign Eksample

Note: Hvis en eller flere af parametrene for PLL-delingstilstand, DLL-delingstilstand eller OCT-delingstilstand er indstillet til en anden værdi end Ingen deling, vil syntesedesignet f.eks.ample vil indeholde to trafikgenerator/hukommelsesgrænsefladeinstanser. De to forekomster af trafikgenerator/hukommelsesgrænseflade er kun relateret til delte PLL/DLL/OCT-forbindelser som defineret af parameterindstillingerne. Forekomsterne af trafikgenerator/hukommelsesgrænsefladen viser, hvordan du kan lave sådanne forbindelser i dine egne designs.

Simuleringsdesign Eksample
Simuleringsdesignet example indeholder de store blokke vist i den følgende figur.

• Et eksempel på syntesedesignet f.eksample. Som beskrevet i det foregående afsnit er syntesedesignet example indeholder en trafikgenerator, kalibreringskomponent og en instans af hukommelsesgrænsefladen. Disse blokke er som standard abstrakte simuleringsmodeller, hvor det er passende for hurtig simulering.
• En hukommelsesmodel, der fungerer som en generisk model, der overholder hukommelsesprotokolspecifikationerne. Hukommelsesleverandører leverer ofte simuleringsmodeller for deres specifikke hukommelseskomponenter, som du kan downloade fra deres webwebsteder.
• En statuskontrol, som overvåger statussignalerne fra den eksterne hukommelsesgrænseflade IP og trafikgeneratoren for at signalere en samlet bestået eller fejltilstand.

Figur 10. Simuleringsdesign Eksample

Example Designs Interface Tab
Parametereditoren inkluderer et Example Designs fanen, som giver dig mulighed for at parametrere og generere dit design f.eksamples.

Eksterne hukommelsesgrænseflader Intel Agilex FPGA IP Design Example Brugervejledning Arkiver

IP-versioner er de samme som Intel Quartus Prime Design Suite-softwareversioner op til v19.1. Fra Intel Quartus Prime Design Suite-softwareversion 19.2 eller nyere har IP'er et nyt IP-versionssystem. Hvis en IP-kerneversion ikke er angivet, gælder brugervejledningen til den tidligere IP-kerneversion.

IP Core version	Brugervejledning
2.4.0	Eksterne hukommelsesgrænseflader Intel Agilex FPGA IP Design Example Brugervejledning Arkiver
2.3.0	Eksterne hukommelsesgrænseflader Intel Agilex FPGA IP Design Example Brugervejledning Arkiver
2.3.0	Eksterne hukommelsesgrænseflader Intel Agilex FPGA IP Design Example Brugervejledning Arkiver
2.1.0	Eksterne hukommelsesgrænseflader Intel Agilex FPGA IP Design Example Brugervejledning Arkiver
19.3	Eksterne hukommelsesgrænseflader Intel Agilex FPGA IP Design Example Brugervejledning Arkiver

Dokumentrevisionshistorik for eksterne hukommelsesgrænseflader Intel Agilex FPGA IP Design Example Brugervejledning

Dokumentversion	Intel Quartus Prime-version	IP version	Ændringer
2021.06.21	21.2	2.4.2	I den Design Eksample Quick Start kapitel: • Tilføjet en note til Kompilering og programmering af Intel Agilex EMIF Design Example emne. • Ændrede titlen på Generering af et designeksample med indstillingen Kalibrering Debug emne. • Tilføjet Generering af et designeksample med TG Configuration Option og Aktivering af trafikgeneratoren i et design Example emner. • Ændrede trin 2, 3 og 4, opdaterede flere figurer og tilføjede en note i Brug af Design Example med EMIF Debug Toolkit emne.
2021.03.29	21.1	2.4.0	I den Design Eksample Quick Start kapitel: • Tilføjet en note til Generering af det syntetiserbare EMIF-design Eksample og Generering af EMIF Design Example til simulering emner. • Opdateret File Strukturdiagram i Generering af EMIF Design Example til simulering emne.
2020.12.14	20.4	2.3.0	I den Design Eksample Quick Start kapitel, foretaget følgende ændringer: • Opdateret Generering af det syntetiserbare EMIF-design Eksample emne for at inkludere multi-EMIF-design. • Opdaterede figuren for trin 3, i Generering af EMIF Design Example til simulering emne.
2020.10.05	20.3	2.3.0	I den Design Eksample Quick Start Guide kapitel, foretaget følgende ændringer: • Ind Oprettelse af et EMIF-projekt, opdaterede billedet i trin 6. • Ind Generering af det syntetiserbare EMIF-design Eksample, opdaterede figuren i trin 3. • Ind Generering af EMIF Design Example til simulering, opdaterede figuren i trin 3. • Ind Simulering versus hardwareimplementering, rettede en mindre tastefejl i den anden tabel. • Ind Brug af Design Example med EMIF Debug Toolkit, ændret trin 6, tilføjet trin 7 og 8.
fortsatte…

Dokumentversion	Intel Quartus Prime-version	IP version	Ændringer
2020.04.13	20.1	2.1.0	• I Om kapitel, ændrede tabellen i Udgivelsesoplysninger emne. • I Design Eksample Quick Start Guide kapitel: — Ændret trin 7 og det tilhørende billede, i Generering af det syntetiserbare EMIF-design Eksample emne. — Ændrede Generering af Design Example med Fejlfindingsmuligheden emne. — Ændrede Brug af Design Example med EMIF Debug Toolkit emne.
2019.12.16	19.4	2.0.0	• I Design Eksample Quick Start kapitel: — Opdaterede illustrationen i trin 6 i Oprettelse af et EMIF-projekt emne. — Opdaterede illustrationen i trin 4 i Generering af det syntetiserbare EMIF-design Eksample emne. — Opdaterede illustrationen i trin 4 i Generering af EMIF Design Example til simulering emne. — Ændret trin 5 i Generering af EMIF Design Example til simulering emne. — Ændrede Generelle pin-retningslinjer og Tilstødende banker dele af Pinplacering til Intel Agilex EMIF IP emne.
2019.10.18	19.3		• I Oprettelse af et EMIF-projekt emne, opdaterede billedet med punkt 6. • I Generering og konfiguration af EMIF IP emne, opdaterede figuren med trin 1. • I tabellen i Retningslinjer for Intel Agilex EMIF Parameter Editor emne, ændrede beskrivelsen for Bestyrelse fanen. • I Generering af det syntetiserbare EMIF-design Eksample og Generering af EMIF Design Example til simulering emner, opdaterede billedet i trin 3 i hvert emne. • I Generering af EMIF Design Example til simulering emne, opdateret Genereret simuleringsdesign Eksample File Struktur figur og ændrede noten efter figuren. • I Generering af det syntetiserbare EMIF-design Eksample emne, tilføjet et trin og en figur for flere grænseflader.
2019.07.31	19.2	1.2.0	• Tilføjet Om de eksterne hukommelsesgrænseflader Intel Agilex FPGA IP kapitel og udgivelsesoplysninger. • Opdaterede datoer og versionsnumre. • Mindre forbedring af Syntesedesign Eksample figur i Syntesedesign Eksample emne.
2019.04.02	19.1		• Første udgivelse.

Dokumentrevisionshistorik for eksterne hukommelsesgrænseflader Intel Agilex FPGA IP Design Example Brugervejledning

Dokumenter/ressourcer

intel UG-20219 Eksterne hukommelsesgrænseflader Intel Agilex FPGA IP Design Example [pdfBrugervejledning UG-20219 Eksterne hukommelsesgrænseflader Intel Agilex FPGA IP Design Example, UG-20219, Eksterne hukommelsesgrænseflader Intel Agilex FPGA IP Design Example, Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Referencer

• Brugermanual