UG-20219 Entèfas memwa ekstèn Intel Agilex FPGA IP Design Example

Konsènan entèfas memwa ekstèn Intel® Agilex™ FPGA IP

Divilge Enfòmasyon

Vèsyon IP yo se menm jan ak vèsyon lojisyèl Intel® Quartus® Prime Design Suite jiska v19.1. Soti nan vèsyon lojisyèl Intel Quartus Prime Design Suite 19.2 oswa pita, nwayo IP gen yon nouvo konplo vèsyon IP. Nimewo IP vèsyon an konplo (XYZ) chanje soti nan yon vèsyon lojisyèl nan yon lòt. Yon chanjman nan:

• X endike yon gwo revizyon nan IP la. Si ou mete ajou lojisyèl Intel Quartus Prime ou a, ou dwe rejenere IP la.
• Y endike IP a gen ladan nouvo karakteristik. Rejenere IP ou pou mete nouvo karakteristik sa yo.
• Z endike IP a gen ladann ti chanjman. Rejenere IP ou pou mete chanjman sa yo.
  

  Atik	Deskripsyon
  IP Version	2.4.2
  Intel Quartus Prime	21.2
  Dat lage	2021.06.21

Design Example Gid Quick Start pou entèfas memwa ekstèn Intel Agilex™ FPGA IP

Yon konsepsyon otomatik eksample flux disponib pou entèfas memwa ekstèn Intel Agilex™. Jenere Example Designs bouton sou Ex laample Designs tab pèmèt ou presize ak jenere konsepsyon sentèz ak simulation eksample file seri ke ou ka itilize pou valide IP EMIF ou. Ou ka jenere yon konsepsyon ansyenample ki koresponn ak twous devlopman Intel FPGA, oswa pou nenpòt IP EMIF ke ou jenere. Ou ka itilize desen an eksample pou ede evalyasyon ou, oswa kòm yon pwen depa pou pwòp sistèm ou.

Jeneral Design Egzample Workflows

Kreye yon pwojè EMIF

Pou vèsyon lojisyèl Intel Quartus Prime 17.1 ak pita, ou dwe kreye yon pwojè Intel Quartus Prime anvan ou kreye IP EMIF ak konsepsyon ansyen.ample.

1. Lanse lojisyèl Intel Quartus Prime a epi chwazi File ➤ Nouvo Sòsye Pwojè. Klike sou Next. Design Example Gid Quick Start pou entèfas memwa ekstèn Intel Agilex™ FPGA IP
2. Espesifye yon anyè ( ), yon non pou pwojè Intel Quartus Prime ( ), ak yon non antite konsepsyon tèt nivo ( ) ke ou vle kreye. Klike sou Next.
3. Verifye ke Pwojè Vide chwazi. Klike sou Next de fwa.
4. Anba Fanmi, chwazi Intel Agilex.
5. Anba Filter Non, tape nimewo pati aparèy la.
6. Anba Aparèy ki disponib, chwazi aparèy ki apwopriye a.
7. Klike sou Fini.

Jenerasyon ak konfigirasyon IP EMIF la

Etap sa yo montre kijan pou jenere ak konfigirasyon IP EMIF la. Pwosedi sa a kreye yon koòdone DDR4, men etap yo sanble pou lòt pwotokòl. (Etap sa yo swiv koule IP Katalòg (otonòm); si ou chwazi pou itilize koule Platform Designer (sistèm) olye, etap yo sanble.)

1. Nan fenèt Katalòg IP, chwazi entèfas memwa ekstèn Intel Agilex FPGA IP. (Si fenèt Katalòg IP a pa vizib, chwazi View ➤ Katalòg IP.)
2. Nan Editè paramèt IP, bay yon non antite pou IP EMIF la (non ou bay isit la vin tounen file non pou IP a) epi presize yon anyè. Klike sou Kreye.
3. Editè paramèt la gen plizyè onglet kote ou dwe konfigirasyon paramèt pou reflete aplikasyon EMIF ou.

Gid pou editè paramèt Intel Agilex EMIF
Sijè sa a bay konsèy wo nivo pou paramèt onglè yo nan editè paramèt Intel Agilex EMIF IP.

Tablo 1. Gid Editè Paramèt EMIF

Tab Editè Paramèt	Gid yo
Jeneral	Asire w ke paramèt sa yo antre kòrèkteman: • Klas vitès pou aparèy la. • Frekans revèy memwa a. • PLL referans revèy frekans lan.
memwa	• Gade nan fèy done pou aparèy memwa ou a antre nan paramèt yo sou la memwa tab. • Ou ta dwe antre tou yon kote espesifik pou PIN ALERT# la. (Aplike pou pwotokòl memwa DDR4 sèlman.)
Mem I/O	• Pou premye envestigasyon pwojè a, ou ka itilize paramèt defo yo sou la Mem I/O tab. • Pou validation konsepsyon avanse, ou ta dwe fè simulation tablo pou dériver pi bon paramèt revokasyon.
FPGA I/O	• Pou premye envestigasyon pwojè a, ou ka itilize paramèt defo yo sou la FPGA I/O tab. • Pou validasyon konsepsyon avanse, ou ta dwe fè simulation tablo ak modèl IBIS ki asosye pou chwazi estanda I/O ki apwopriye yo.
Mem Timing	• Pou premye envestigasyon pwojè a, ou ka itilize paramèt defo yo sou la Mem Timing tab. • Pou validation konsepsyon avanse, ou ta dwe antre paramèt dapre fèy done aparèy memwa ou a.
Kontwolè	Mete paramèt kontwolè yo selon konfigirasyon ak konpòtman ou vle pou kontwolè memwa ou a.
Dyagnostik	Ou ka itilize paramèt yo sou la Dyagnostik tab pou ede nan tès ak debogaj koòdone memwa ou.
Example Designs	La Example Designs tab pèmèt ou jenere konsepsyon eksamples pou sentèz ak pou simulation. Desen an pwodwi example se yon sistèm EMIF konplè ki gen ladan IP EMIF ak yon chofè ki jenere trafik o aza pou valide koòdone memwa a.

Pou jwenn enfòmasyon detaye sou paramèt endividyèl yo, al gade nan chapit ki apwopriye pou pwotokòl memwa ou a nan Gid Itilizatè Intel Agilex FPGA IP pou entèfas memwa ekstèn.

Jenere konsepsyon EMIF synthezable Example

Pou twous devlopman Intel Agilex, li ase pou kite pifò paramèt IP Intel Agilex EMIF yo nan valè default yo. Pou jenere konsepsyon sentèz la eksample, swiv etap sa yo:

1. Sou Example Designs tab, asire w ke bwat Sentèz la tcheke.
   • Si w ap aplike yon sèl koòdone eksample konsepsyon, konfigirasyon IP EMIF la epi klike sou File➤ Sove pou konsève pou anviwònman aktyèl la nan varyasyon IP itilizatè a file ( .ip).
     • Si w ap aplike yon ansyenample konsepsyon ak koòdone miltip, presize Kantite IP nan kantite koòdone yo vle. Ou ka wè kantite total ID EMIF menm jan ak Kantite IP yo chwazi. Swiv etap sa yo pou konfigirasyon chak koòdone:
   •  Chwazi Cal-IP la pou presize koneksyon koòdone a ak IP Kalibrasyon an.
   • Konfigure IP EMIF la kòmsadwa nan tout Tab Editè Paramèt la.
   • Retounen nan Egzample tab Design epi klike sou Capture sou ID EMIF ou vle a.
   • Repete etap a a c pou tout ID EMIF.
   • Ou ka klike sou bouton Clear la pou retire paramèt kaptire yo epi repete etap a a c pou fè chanjman nan IP EMIF la.
   • Klike sou File➤ Sove pou konsève pou anviwònman aktyèl la nan varyasyon IP itilizatè a file ( .ip).
2. Klike sou Jenere Example Design nan kwen anwo-dwa fenèt la.
3. Espesifye yon anyè pou konsepsyon EMIF example epi klike sou OK. Siksè jenerasyon konsepsyon EMIF example kreye sa ki annapre yo filemete anba yon anyè qii.
4. Klike sou File ➤ Sòti pou sòti nan fenèt IP Parameter Editor Pro. Sistèm nan envit, Chanjman ki sot pase yo pa te pwodwi. Jenere kounye a? Klike sou Non pou kontinye ak pwochen koule a.
5. Pou ouvri ansyen anample konsepsyon, klike sou File ➤ Louvri Pwojè, epi ale nan /ample_name>/qii/ed_synth.qpf epi klike sou Louvri.
   Nòt: Pou enfòmasyon sou konpile ak pwogramasyon konsepsyon an eksample, al gade nan
   Konpile ak pwogramasyon Intel Agilex EMIF Design Example.

Figi 4. Jenere konsepsyon sentetizable Egzample File Estrikti

Pou jwenn enfòmasyon sou konstwi yon sistèm ak de oswa plis entèfas memwa ekstèn, al gade nan Kreye yon konsepsyon egzanpample ak plizyè entèfas EMIF, nan entèfas memwa ekstèn Intel Agilex FPGA IP Itilizatè Gid. Pou enfòmasyon sou debogaj plizyè koòdone, al gade nan Pèmèt Toolkit EMIF la nan yon konsepsyon ki egziste deja, nan Gid Itilizatè Intel Agilex FPGA IP entèfas memwa ekstèn yo.

Nòt: Si ou pa chwazi kaz Simulation oswa Sentèz, anyè destinasyon an gen sèlman konsepsyon Platform Designer files, ki pa konpilasyon pa lojisyèl Intel Quartus Prime dirèkteman, men ki ou kapab view oswa modifye nan Platform Designer la. Nan sitiyasyon sa a ou ka kouri kòmandman sa yo jenere sentèz ak simulation file ansanm.

• Pou kreye yon pwojè konpilasyon, ou dwe kouri quartus_sh -t make_qii_design.tclscript nan anyè destinasyon an.
• Pou kreye yon pwojè simulation, ou dwe kouri script quartus_sh -t make_sim_design.tcl nan anyè destinasyon an.

Nòt: Si ou te pwodwi yon konsepsyon example ak Lè sa a, fè chanjman nan li nan editè a paramèt, ou dwe rejenere konsepsyon an ansyenample pou wè chanjman ou yo aplike. Konsepsyon ki fèk pwodwi example pa recouvrir konsepsyon ki deja egziste example files.

Jenere EMIF Design Example pou Simulation

Pou twous devlopman Intel Agilex, li ase pou kite pifò paramèt IP Intel Agilex EMIF yo nan valè default yo. Pou jenere desen an eksample pou simulation, swiv etap sa yo:

1. Sou Example Designs tab, asire ke bwat la Simulation tcheke. Epitou chwazi fòma HDL Simulation obligatwa a, swa Verilog oswa VHDL.
2. Konfigure IP EMIF la epi klike sou File ➤ Sove pou konsève pou anviwònman aktyèl la nan varyasyon IP itilizatè a file ( .ip).
3. Klike sou Jenere Example Design nan kwen anwo-dwa fenèt la.
4. Espesifye yon anyè pou konsepsyon EMIF example epi klike sou OK. Siksè jenerasyon konsepsyon EMIF example kreye miltip file ansanm pou plizyè simulateur sipòte, anba yon anyè sim/ed_sim.
5. Klike sou File ➤ Sòti pou sòti nan fenèt IP Parameter Editor Pro. Sistèm nan envit, Chanjman ki sot pase yo pa te pwodwi. Jenere kounye a? Klike sou Non pou kontinye ak pwochen koule a.

Jenere konsepsyon simulation Egzample File Estrikti

Nòt: Entèfas memwa ekstèn Intel Agilex FPGA IP kounye a sipòte sèlman simulateur VCS, ModelSim/QuestaSim, ak Xcelium. Gen plis sipò pou similatè planifye nan pwochen degaje yo.

Nòt: Si ou pa chwazi kaz Simulation oswa Sentèz, anyè destinasyon an gen sèlman konsepsyon Platform Designer files, ki pa konpilasyon pa lojisyèl Intel Quartus Prime dirèkteman, men ki ou kapab view oswa modifye nan Platform Designer la. Nan sitiyasyon sa a ou ka kouri kòmandman sa yo jenere sentèz ak simulation file ansanm.

• Pou kreye yon pwojè konpilasyon, ou dwe kouri script quartus_sh -t make_qii_design.tcl nan anyè destinasyon an.
• Pou kreye yon pwojè simulation, ou dwe kouri script quartus_sh -t make_sim_design.tcl nan anyè destinasyon an.

Nòt: Si ou te pwodwi yon konsepsyon example ak Lè sa a, fè chanjman nan li nan editè a paramèt, ou dwe rejenere konsepsyon an ansyenample pou wè chanjman ou yo aplike. Konsepsyon ki fèk pwodwi example pa recouvrir konsepsyon ki deja egziste example files.

Simulation Parapò ak Aplikasyon Materyèl
Pou simulation ekstèn koòdone memwa, ou ka chwazi swa sote kalibrasyon oswa kalibrasyon konplè sou tab la Dyagnostik pandan jenerasyon IP.

Modèl simulation EMIF
Tablo sa a konpare karakteristik kalibrasyon sote ak modèl kalibrasyon konplè.

Tablo 2. Modèl simulation EMIF: Sote Kalibrasyon kont Kalibrasyon konplè

Sote Kalibrasyon	Kalibrasyon konplè
Simulation nan nivo sistèm konsantre sou lojik itilizatè.	Simulation koòdone memwa konsantre sou kalibrasyon.
Detay sou kalibrasyon yo pa kaptire.	Kaptire tout stages nan kalibrasyon.
Gen kapasite nan magazen ak rekipere done.	Gen ladan nivelman, deskew pa-bit, elatriye.
Reprezante efikasite egzat.
Pa konsidere tablo skew.

RTL Simulation Parapò ak Aplikasyon Materyèl
Tablo sa a mete aksan sou diferans ki genyen ant simulation EMIF ak aplikasyon pyès ki nan konpitè.

Tablo 3. EMIF RTL Simulation Parapò ak Aplikasyon Materyèl

RTL Simulation	Aplikasyon Materyèl
Nios® inisyalizasyon ak kòd kalibrasyon egzekite an paralèl.	Nios inisyalizasyon ak kòd kalibrasyon egzekite sekans.
Entèfas afime siyal cal_done ansanm nan simulation.	Operasyon fitter detèmine lòd kalibrasyon an, ak interfaces pa afime cal_done an menm tan.

Ou ta dwe kouri simulation RTL ki baze sou modèl trafik pou aplikasyon konsepsyon ou a. Remake byen ke RTL simulation pa modèl PCB tras reta ki ka lakòz yon diferans nan latansi ant simulation RTL ak aplikasyon pyès ki nan konpitè.

 Simulation ekstèn memwa entèfas IP ak ModelSim
Pwosedi sa a montre ki jan yo simulation konsepsyon EMIF example.

1. Lanse lojisyèl Mentor Graphics* ModelSim epi chwazi File ➤ Chanje Anyè. Navige nan anyè sim/ed_sim/mentor nan konsepsyon ki te pwodwi eksample folder.
2. Verifye ke fenèt Transkripsyon an parèt anba ekran an. Si fenèt Transkripsyon an pa vizib, montre li pa klike View ➤ Transkripsyon.
3. Nan fenèt transkripsyon an, kouri sous msim_setup.tcl.
4. Apre sous msim_setup.tcl fini kouri, kouri ld_debug nan fenèt Transcript la.
5. Apre ld_debug fini kouri, verifye si fenèt Objè yo parèt. Si fenèt Objè a pa vizib, montre li pa klike View ➤ Objè.
6. Nan fennèt Objè yo, chwazi siyal yo ke ou vle simulation pa klike sou dwa epi chwazi Add Wave.
7. Apre w fin chwazi siyal yo pou simulation, egzekite run -all nan fenèt Transcript la. Simulation la ap kouri jiskaske li fini.
8. Si simulation a pa vizib, klike sou View ➤ Vag.

Plasman PIN pou IP Intel Agilex EMIF
Sijè sa a bay direktiv pou plasman pin.

Plis paseview
Intel Agilex FPGA yo gen estrikti sa a:

• Chak aparèy gen jiska 8 bank I/O.
• Chak bank I/O gen 2 sub-I/O bank.
• Chak bank sub-I/O gen 4 liy.
• Chak liy gen 12 broch I/O jeneral (GPIO).

Gid jeneral Pin
Sa ki anba la yo se gid jeneral PIN.

Nòt: Pou plis enfòmasyon detaye sou PIN, al gade nan Intel Agilex FPGA EMIF IP PIN ak seksyon Planifikasyon Resous nan chapit pwotokòl espesifik pou pwotokòl memwa ekstèn ou a, nan Gid Itilizatè Intel Agilex FPGA IP pou entèfas memwa ekstèn.

• Asire ke broch yo pou yon koòdone memwa ekstèn yo rete nan menm ranje I/O a.
• Entèfas ki kouvri plizyè bank dwe ranpli kondisyon sa yo:
  •  Bank yo dwe adjasan youn ak lòt. Pou enfòmasyon sou bank adjasan yo, al gade nan sijè Achitekti EMIF: I/O Bank nan Entèfas memwa ekstèn Intel Agilex FPGA IP Itilizatè Gid la.
•  Tout adrès ak lòd ak broch ki asosye yo dwe abite nan yon sèl subbank.
• Adrès ak lòd ak done broch ka pataje yon sub-bank nan kondisyon sa yo:
  • Adrès ak lòd ak done broch pa ka pataje yon liy I/O.
  • Se sèlman yon liy I/O ki pa itilize nan adrès ak bank kòmand ki ka genyen broch done.

Tablo 4. Kontrent Pin Jeneral

Kalite siyal	Kontrent
Done Strobe	Tout siyal ki fè pati yon gwoup DQ dwe abite nan menm liy I/O.
Done	Pin DQ ki gen rapò yo dwe rete nan menm liy I/O. Pou pwotokòl ki pa sipòte liy done bidireksyon, siyal lekti yo ta dwe gwoupe separeman ak siyal ekri.
Adrès ak Kòmandman	Pin Adrès ak Kòmandman dwe abite nan kote predefini nan yon sub-bank I/O.

Nòt: Pou plis enfòmasyon detaye sou PIN, al gade nan Intel Agilex FPGA EMIF IP PIN ak seksyon Planifikasyon Resous nan chapit pwotokòl espesifik pou pwotokòl memwa ekstèn ou a, nan Gid Itilizatè Intel Agilex FPGA IP pou entèfas memwa ekstèn.

• Asire ke broch yo pou yon koòdone memwa ekstèn yo rete nan menm ranje I/O a.
• Entèfas ki kouvri plizyè bank dwe ranpli kondisyon sa yo:
  • Bank yo dwe adjasan youn ak lòt. Pou enfòmasyon sou bank adjasan yo, al gade nan sijè Achitekti EMIF: I/O Bank nan Entèfas memwa ekstèn Intel Agilex FPGA IP Itilizatè Gid la.
• Tout adrès ak lòd ak broch ki asosye yo dwe abite nan yon sèl subbank.
• Adrès ak lòd ak done broch ka pataje yon sub-bank nan kondisyon sa yo:
  • Adrès ak lòd ak done broch pa ka pataje yon liy I/O.
  • Se sèlman yon liy I/O ki pa itilize nan adrès ak bank kòmand ki ka genyen broch done.

Jenere yon konsepsyon Example ak Opsyon Konfigirasyon TG

Konsepsyon EMIF ki te pwodwi example gen ladann yon blòk dèlko trafik (TG). Pa default, konsepsyon an eksample sèvi ak yon senp blòk TG (altera_tg_avl) ki ka sèlman reset yo nan lòd yo relanse yon modèl trafik difisil-kode. Si sa nesesè, ou ka chwazi pou pèmèt yon dèlko trafik configurable (TG2) pito. Nan dèlko trafik configurable (TG2) (altera_tg_avl_2), ou ka konfigirasyon modèl trafik la an tan reyèl atravè rejis kontwòl-sa vle di ke ou pa bezwen rekonpile konsepsyon an pou chanje oswa relanse modèl trafik la. Dèlko trafik sa a bay bon kontwòl sou kalite trafik li voye sou koòdone kontwòl EMIF la. Anplis de sa, li bay rejis estati ki gen enfòmasyon detaye sou echèk.

Pèmèt dèlko trafik la nan yon konsepsyon egzanpample

Ou ka aktive dèlko trafik configurable nan tab dyagnostik nan editè paramèt EMIF la. Pou pèmèt dèlko trafik configurable a, aktive Sèvi ak dèlko trafik configurable Avalon 2.0 sou tab Diagnostics.

Figi 6.

• Ou ka chwazi pou enfim modèl trafik default yotage oswa trafik la userconfigured stage, men ou dwe genyen omwen yon stage pèmèt. Pou enfòmasyon sou sa yo stages, al gade nan Modèl Trafik Default ak Modèl Sikilasyon Itilizatè-konfiguré nan Entèfas Memwa Ekstèn Intel Agilex FPGA IP Itilizatè Gid.
• Paramèt dire tès TG2 la aplike sèlman nan modèl trafik default la. Ou ka chwazi yon dire tès kout, mwayen oswa enfini.
• Ou ka chwazi youn nan de valè pou paramèt TG2 Configuration Interface Mode:
  • JTAG: Pèmèt itilize yon entèfas nan konsole sistèm lan. Pou plis enfòmasyon, al gade nan Entèfas Konfigirasyon Dèlko Trafik nan Gid Itilizatè Intel Agilex FPGA IP Entèfas memwa ekstèn yo.
  • Ekspòtasyon: Pèmèt itilizasyon lojik RTL koutim pou kontwole modèl trafik la.

Sèvi ak Design Example ak EMIF Debug Toolkit la

Anvan lanse EMIF Debug Toolkit la, asire w ke ou te konfigirasyon aparèy ou an ak yon pwogramasyon file ki gen EMIF Debug Toolkit la aktive. Pou lanse EMIF Debug Toolkit, swiv etap sa yo:

1. Nan lojisyèl Intel Quartus Prime a, ouvri Konsole Sistèm nan lè w chwazi Zouti ➤ Zouti Debogaj Sistèm ➤ Konsole Sistèm.
2. [Sote etap sa a si pwojè ou a deja louvri nan lojisyèl Intel Quartus Prime la.] Nan System Console, chaje objè SRAM la. file (.sof) ak ki ou te pwograme tablo a (jan sa dekri nan Kondisyon pou Sèvi ak EMIF Debug Toolkit la, nan entèfas memwa ekstèn Intel Agilex FPGA IP Itilizatè Gid).
3. Chwazi sikonstans pou debogaj.
4. Chwazi EMIF Kalibrasyon Debug Toolkit pou debogaj kalibrasyon EMIF, jan sa dekri nan Jenerasyon yon konsepsyon ansyen.ample ak Opsyon debug Kalibrasyon an. Altènativman, chwazi EMIF TG Configuration Toolkit pou debogaj dèlko trafik, jan sa dekri nan Jenerasyon yon konsepsyon ansyen.ample ak Opsyon Konfigirasyon TG.
5. Klike sou Open Toolkit pou ouvri prensipal la view nan EMIF Debug Toolkit la.
6. Si gen plizyè ka EMIF nan konsepsyon pwograme a, chwazi kolòn nan (chemen JTAG mèt) ak idantite koòdone memwa nan egzanp EMIF la pou aktive bwat zouti a.
7. Klike sou Aktive Entèfas pou pèmèt bwat zouti a li paramèt koòdone yo ak estati kalibrasyon an.
8. Ou dwe debug yon sèl koòdone nan yon moman; Se poutèt sa, konekte ak yon lòt koòdone nan konsepsyon an, ou dwe premye dezaktive koòdone aktyèl la.

Sa ki annapre yo se ansyenampti rapò ki soti nan EMIF Kalibrasyon Debug Toolkit ak EMIF TG Configuration Toolkit:, respektivman.

Nòt: Pou plis detay sou debogaj kalibrasyon, al gade nan Debogaj ak Toolkit debug entèfas memwa ekstèn, nan Gid itilizatè Intel Agilex FPGA IP entèfas memwa ekstèn.

Nòt: Pou plis detay sou debogaj dèlko trafik, al gade nan Entèfas Itilizatè Konfigirasyon Dèlko Trafik, nan Entèfas Memwa Ekstèn Intel Agilex FPGA IP Itilizatè Gid la.

Design Example Deskripsyon pou entèfas memwa ekstèn Intel Agilex FPGA IP

Lè ou paramèt ak jenere IP EMIF ou a, ou ka presize ke sistèm lan kreye anyè pou simulation ak sentèz. file ansanm, ak jenere a file mete otomatikman. Si w chwazi Simulation oswa Sentèz anba Egzample Design Files sou Example Designs tab, sistèm nan kreye yon simulation konplè file mete oswa yon sentèz konplè file mete, an akò ak seleksyon ou a.

Sentèz konsepsyon Egzample
Konsepsyon sentèz la ekzample gen gwo blòk yo montre nan figi ki anba a.

• Yon dèlko trafik, ki se yon sentèz Avalon®-MM eksampchofè ki aplike yon modèl pseudo-o aza nan lekti ak ekri nan yon kantite paramèt nan adrès. Dèlko trafik la tou kontwole done yo li nan memwa a pou asire ke li matche ak done yo ekri ak afime yon echèk otreman.
• Yon egzanp nan koòdone memwa a, ki gen ladan:
  • Yon kontwolè memwa ki modere ant koòdone Avalon-MM ak koòdone AFI.
  • PHY a, ki sèvi kòm yon koòdone ant kontwolè memwa a ak aparèy memwa ekstèn pou fè operasyon li ak ekri.

Figi 7. Konsepsyon Sentèz Egzample

Nòt: Si youn oswa plis paramèt PLL Sharing Mode, DLL Sharing Mode, oswa OCT Sharing Mode paramèt yo mete sou nenpòt valè ki pa Pa gen pataje, konsepsyon sentèz la ansyen.ample pral genyen de dèlko trafik/koòdone memwa. De enstans dèlko trafik/memwa koòdone yo ki gen rapò sèlman pa pataje PLL/DLL/OCTkoneksyon jan sa defini nan paramèt yo. Enstans dèlko trafik/memwa koòdone montre kijan ou ka fè koneksyon sa yo nan pwòp desen ou yo.

Konsepsyon simulation Egzample
Konsepsyon simulation example gen gwo blòk yo montre nan figi sa a.

• Yon egzanp nan konsepsyon sentèz la egzanpample. Jan sa dekri nan seksyon anvan an, konsepsyon sentèz la eksample gen yon dèlko trafik, eleman kalibrasyon, ak yon egzanp koòdone memwa a. Blòk sa yo default nan modèl simulation abstrè kote ki apwopriye pou simulation rapid.
• Yon modèl memwa, ki aji kòm yon modèl jenerik ki respekte espesifikasyon pwotokòl memwa yo. Souvan, fournisseurs memwa bay modèl simulation pou konpozan memwa espesifik yo ke ou ka telechaje nan yo websit.
• Yon checker estati, ki kontwole siyal estati yo soti nan koòdone ekstèn memwa IP ak dèlko trafik la, pou siyal yon kondisyon jeneral pas oswa echèk.

Figi 10. Konsepsyon simulation Egzample

Example Designs Entèfas Tab
Editè paramèt la gen ladann yon Example Designs tab ki pèmèt ou paramèt ak jenere konsepsyon ou ansyenamples.

Entèfas memwa ekstèn Intel Agilex FPGA IP Design Example Achiv Gid Itilizatè yo

Vèsyon IP yo se menm jan ak vèsyon lojisyèl Intel Quartus Prime Design Suite jiska v19.1. Soti nan vèsyon lojisyèl Intel Quartus Prime Design Suite 19.2 oswa pita, IP yo gen yon nouvo konplo vèsyon IP. Si yon vèsyon debaz IP pa nan lis la, gid itilizatè a pou vèsyon debaz IP anvan an aplike.

IP Core Version	Gid itilizatè
2.4.0	Entèfas memwa ekstèn Intel Agilex FPGA IP Design Example Achiv Gid Itilizatè yo
2.3.0	Entèfas memwa ekstèn Intel Agilex FPGA IP Design Example Achiv Gid Itilizatè yo
2.3.0	Entèfas memwa ekstèn Intel Agilex FPGA IP Design Example Achiv Gid Itilizatè yo
2.1.0	Entèfas memwa ekstèn Intel Agilex FPGA IP Design Example Achiv Gid Itilizatè yo
19.3	Entèfas memwa ekstèn Intel Agilex FPGA IP Design Example Achiv Gid Itilizatè yo

Istwa revizyon dokiman pou entèfas memwa ekstèn Intel Agilex FPGA IP Design Example Gid itilizatè

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2021.06.21	21.2	2.4.2	Nan la Design Example Quick Start chapit: • Te ajoute yon nòt nan la Konpile ak pwogramasyon Intel Agilex EMIF Design Example sijè. • Modifye tit la nan Jenere yon konsepsyon Example ak Opsyon debug Kalibrasyon an sijè. • Te ajoute a Jenere yon konsepsyon Example ak Opsyon Konfigirasyon TG epi Pèmèt dèlko trafik la nan yon konsepsyon egzanpample sijè. • Modifye etap 2, 3, ak 4, mete ajou plizyè figi, epi ajoute yon nòt, nan Sèvi ak Design Example ak EMIF Debug Toolkit la sijè.
2021.03.29	21.1	2.4.0	Nan la Design Example Quick Start chapit: • Te ajoute yon nòt nan la Jenere konsepsyon EMIF synthezable Example epi Jenere EMIF Design Example pou Simulation sijè. • Mete ajou a File Estrikti dyagram nan Jenere EMIF Design Example pou Simulation sijè.
2020.12.14	20.4	2.3.0	Nan la Design Example Quick Start chapit, te fè chanjman sa yo: • Mete ajou a Jenere konsepsyon EMIF synthezable Example sijè pou enkli desen milti-EMIF. • Mete ajou figi a pou etap 3, nan la Jenere EMIF Design Example pou Simulation sijè.
2020.10.05	20.3	2.3.0	Nan la Design Example Gid Quick Start chapit, te fè chanjman sa yo: • Nan Kreye yon pwojè EMIF, mete ajou imaj la nan etap 6. • Nan Jenere konsepsyon EMIF synthezable Example, mete ajou figi a nan etap 3. • Nan Jenere EMIF Design Example pou Simulation, mete ajou figi a nan etap 3. • Nan Simulation Parapò ak Aplikasyon Materyèl, korije yon ti erè nan dezyèm tablo a. • Nan Sèvi ak Design Example ak EMIF Debug Toolkit la, modifye etap 6, ajoute etap 7 ak 8.
kontinye…

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2020.04.13	20.1	2.1.0	• Nan Konsènan chapit, modifye tab la nan Divilge Enfòmasyon sijè. • Nan Design Example Gid Quick Start chapit: — Modifye etap 7 ak imaj ki asosye a, nan la Jenere konsepsyon EMIF synthezable Example sijè. — Modifye a Jenere Design Example ak Opsyon Debug la sijè. — Modifye a Sèvi ak Design Example ak EMIF Debug Toolkit la sijè.
2019.12.16	19.4	2.0.0	• Nan Design Example Quick Start chapit: — Mete ajou ilistrasyon an nan etap 6 nan Kreye yon pwojè EMIF sijè. — Mete ajou ilistrasyon an nan etap 4 nan Jenere konsepsyon EMIF synthezable Example sijè. — Mete ajou ilistrasyon an nan etap 4 nan Jenere EMIF Design Example pou Simulation sijè. — Modifye etap 5 nan la Jenere EMIF Design Example pou Simulation sijè. — Modifye a Gid jeneral Pin epi Bank adjasan yo seksyon nan la Plasman PIN pou IP Intel Agilex EMIF sijè.
2019.10.18	19.3		• Nan Kreye yon pwojè EMIF sijè, mete ajou imaj la ak pwen 6. • Nan Jenerasyon ak konfigirasyon IP EMIF la sijè a, mete ajou figi a ak etap 1. • Nan tablo a nan Gid pou editè paramèt Intel Agilex EMIF sijè, chanje deskripsyon an pou la Komisyon Konsèy tab. • Nan Jenere konsepsyon EMIF synthezable Example epi Jenere EMIF Design Example pou Simulation sijè, mete ajou imaj la nan etap 3 nan chak sijè. • Nan Jenere EMIF Design Example pou Simulation sijè, mete ajou la Jenere konsepsyon simulation Egzample File Estrikti figi ak modifye nòt la apre figi a. • Nan Jenere konsepsyon EMIF synthezable Example sijè, te ajoute yon etap ak yon figi pou plizyè interfaces.
2019.07.31	19.2	1.2.0	• Te ajoute Konsènan entèfas memwa ekstèn Intel Agilex FPGA IP chapit ak Enfòmasyon Divilge. • Mizajou dat ak nimewo vèsyon yo. • Minè amelyorasyon nan Sentèz konsepsyon Egzample figi nan Sentèz konsepsyon Egzample sijè.
2019.04.02	19.1		• Premye lage.

Istwa revizyon dokiman pou entèfas memwa ekstèn Intel Agilex FPGA IP Design Example Gid itilizatè

Dokiman / Resous

intel UG-20219 Entèfas memwa ekstèn Intel Agilex FPGA IP Design Example [pdfGid Itilizatè UG-20219 Entèfas memwa ekstèn Intel Agilex FPGA IP Design Example, UG-20219, entèfas memwa ekstèn Intel Agilex FPGA IP Design Example, Entèfas Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Referans

• Manyèl itilizatè