UG-20219 外部記憶體介面 Intel Agilex FPGA IP 設計 Example
關於外部記憶體介面英特爾® Agilex™ FPGA IP
發布訊息
IP 版本與 v19.1 之前的英特爾® Quartus® Prime 設計套件軟體版本相同。從 Intel Quartus Prime Design Suite 軟體版本 19.2 或更高版本開始，IP 核心具有新的 IP 版本控制方案。 IP 版本控制方案 (XYZ) 編號從一個軟體版本變更為另一個軟體版本。變化如下：
- X 表示 IP 的主要修訂。如果更新 Intel Quartus Prime 軟體，則必須重新產生 IP。
- Y 表示 IP 包含新功能。 重新生成您的 IP 以包含這些新功能。
- Z 表示 IP 包含較小的更改。 重新生成您的 IP 以包含這些更改。
物品 描述 IP版本 2.4.2 英特爾 Quartus Prime 21.2 發布日期 2021.06.21
設計防爆amp外部記憶體介面英特爾 Agilex™ FPGA IP 快速入門指南
自動化設計examp文件流可用於英特爾 Agilex™ 外部記憶體介面。生成前ampEx 上的 le Designs 按鈕amp設計選項卡可讓您指定並產生綜合和模擬設計ample file 可用於驗證 EMIF IP 的設定。您可以產生一個設計examp與英特爾 FPGA 開發套件相符的文件，或您產生的任何 EMIF IP 的文件。您可以使用設計前amp文件來幫助您進行評估，或作為您自己的系統的起點。
整體設計Examp工作流程
創建 EMIF 項目
對於 Intel Quartus Prime 軟體版本 17.1 及更高版本，您必須在生成 EMIF IP 和設計擴充功能之前建立 Intel Quartus Prime 項目amp勒。
- 啟動 Intel Quartus Prime 軟件並選擇 File ➤ 新建專案精靈。點擊下一步。設計前amp外部記憶體介面英特爾 Agilex™ FPGA IP 快速入門指南
- 指定一個目錄（ ），Intel Quartus Prime 項目的名稱（ ）和頂層設計實體名稱（ ）您想要創建的。點擊下一步。
- 驗證是否選擇了空項目。 單擊下一步兩次。
- 系列下，選擇 Intel Agilex。
- 在名稱過濾器下，鍵入設備部件號。
- 在可用設備下，選擇適當的設備。
- 按一下“完成”。
生成和配置 EMIF IP
以下步驟說明如何產生和設定 EMIF IP。本演練創建 DDR4 接口，但其他協議的步驟類似。 （這些步驟遵循 IP Catalog（獨立）流程；如果您選擇使用 Platform Designer（系統）流程，則步驟類似。）
- 在 IP 目錄視窗中，選擇外部記憶體介面 Intel Agilex FPGA IP。 （如果 IP 目錄視窗不可見，請選擇 View ➤ IP 目錄。
- 在 IP Parameter Editor 中，為 EMIF IP 提供實體名稱（您在此處提供的名稱將成為 file IP 的名稱）並指定一個目錄。 單擊創建。
- 參數編輯器有多個選項卡，您必須在其中配置參數以反映您的 EMIF 實作。
英特爾 Agilex EMIF 參數編輯器指南
本主題提供有關參數化 Intel Agilex EMIF IP 參數編輯器中標籤的進階指南。
表 1. EMIF 參數編輯器指南
| 參數編輯器選項卡 | 指南 |
| 一般的 | 確保正確輸入以下參數：
• 設備的速度等級。 • 內存時鐘頻率。 • PLL 參考時鐘頻率。 |
| 記憶 | • 請參閱您的存儲設備的數據表以輸入參數 記憶 選項卡。
• 您還應該為 ALERT# 引腳輸入一個特定位置。 （僅適用於 DDR4 內存協議。） |
| 內存輸入輸出 | • 對於初始項目調查，您可以使用默認設置
內存輸入輸出 選項卡。 • 對於高級設計驗證，您應該執行電路板仿真以獲得最佳端接設置。 |
| FPGA輸入/輸出 | • 對於初始項目調查，您可以使用默認設置
FPGA輸入/輸出 選項卡。 • 對於高級設計驗證，您應該使用相關的 IBIS 模型執行電路板仿真以選擇適當的 I/O 標準。 |
| 內存時序 | • 對於初始項目調查，您可以使用默認設置
內存時序 選項卡。 • 對於高級設計驗證，您應該根據存儲設備的數據表輸入參數。 |
| 控制器 | 根據內存控制器所需的配置和行為設置控制器參數。 |
| 診斷 | 您可以使用上的參數 診斷 選項卡以協助測試和調試您的內存接口。 |
| Examp設計 | 這 Examp設計 選項卡可讓您生成設計前amp用於綜合和模擬的文件。 生成的設計前ample 是一個完整的 EMIF 系統，由 EMIF IP 和生成隨機流量以驗證內存接口的驅動程序組成。 |
有關各個參數的詳細信息，請參閱《外部記憶體介面 Intel Agilex FPGA IP 使用者指南》中適合您的記憶體協定的章節。
生成可綜合 EMIF 設計示例ample
對於 Intel Agilex 開發套件，將大部分 Intel Agilex EMIF IP 設定保留為預設值就足夠了。產生可綜合的設計 examp樂，請按照下列步驟操作：
- 在前ample Designs 選項卡，確保選中 Synthesis 框。
- 如果您正在實作單一介面amp文件設計，配置EMIF IP並點擊 File➤ 儲存將目前設定儲存到使用者 IP 變數中 file （ .ip）。
- 如果你正在實施前任amp如果設計具有多個接口，請將 Number of IPs 指定為所需的接口數量。您可以看到 EMIF ID 的總數與所選的 IP 數相同。請依照以下步驟配置每個介面：
- 選擇 Cal-IP 以指定介面與校準 IP 的連接。
- 在所有參數編輯器標籤中對應配置 EMIF IP。
- 回到前任ample Design 標籤並點選所需 EMIF ID 上的 Capture。
- 對所有 EMIF ID 重複步驟 a 到 c。
- 您可以按一下「清除」按鈕來刪除擷取的參數，然後重複步驟 a 到 c 對 EMIF IP 進行變更。
- 點選 File➤ 儲存將目前設定儲存到使用者 IP 變數中 file （ .ip）。
- 如果您正在實作單一介面amp文件設計，配置EMIF IP並點擊 File➤ 儲存將目前設定儲存到使用者 IP 變數中 file （ .ip）。
- 單擊生成示例ample 設計在窗口的右上角。
- 為 EMIF design ex 指定一個目錄amp文件，然後單擊“確定”。 成功生成 EMIF design example 創建以下內容 file設置在一個qii目錄下。
- 點選 File ➤ 退出可退出 IP Parameter Editor Pro 視窗。系統提示，最近更改尚未產生。現在生成？點選“否”繼續下一個流程。
- 打開前amp設計，點擊 File ➤ 開啟項目，然後導覽至/ample_name>/qii/ed_synth.qpf 並按一下「開啟」。
筆記： 有關編譯和編程設計擴展的信息amp樂，參考
編譯與程式設計 Intel Agilex EMIF Design Examp勒。
圖 4. 生成的可綜合設計實例ample File 結構
有關建立具有兩個或更多外部記憶體介面的系統的信息，請參閱建立設計Examp具有多個 EMIF 介面的文件，位於外部記憶體介面 Intel Agilex FPGA IP 使用者指南中。有關調試多個介面的信息，請參閱外部記憶體介面 Intel Agilex FPGA IP 使用者指南中的在現有設計中啟用 EMIF 工具套件。
筆記： 如果不選擇「模擬」或「綜合」複選框，則目標目錄僅包含 Platform Designer 設計 files，它們不能由 Intel Quartus Prime 軟體直接編譯，但您可以 view 或在平台設計器中進行編輯。在這種情況下，您可以執行以下命令來產生綜合和仿真 file 套。
- 若要建立可編譯項目，必須在目標目錄中執行 quartus_sh -t make_qii_design.tcl 腳本。
- 要創建仿真項目，您必須在目標目錄中運行 quartus_sh -t make_sim_design.tcl 腳本。
筆記： 如果您已經產生了設計前amp文件，然後在參數編輯器中對其進行更改，您必須重新生成設計 example 以查看您的變更已實施。新生成的設計example 不會覆蓋現有的設計 example files.
生成 EMIF 設計示例amp模擬文件
對於 Intel Agilex 開發套件，將大部分 Intel Agilex EMIF IP 設定保留為預設值就足夠了。生成設計examp文件進行模擬，請依照下列步驟操作：
- 在前amp在 Designs 選項卡中，確保選中 Simulation 框。 還要選擇所需的仿真 HDL 格式，Verilog 或 VHDL。
- 配置EMIF IP並點擊 File ➤ 儲存將目前設定儲存到使用者 IP 變數中 file （ .ip）。
- 單擊生成示例ample 設計在窗口的右上角。
- 為 EMIF design ex 指定一個目錄amp文件，然後單擊“確定”。 成功生成 EMIF design example 創建多個 file 在 sim/ed_sim 目錄下為各種支持的模擬器設置。
- 點選 File ➤ 退出可退出 IP Parameter Editor Pro 視窗。系統提示，最近更改尚未產生。現在生成？點選“否”繼續下一個流程。
產生的仿真設計 Example File 結構
筆記： 外部記憶體介面 Intel Agilex FPGA IP 目前僅支援 VCS、ModelSim/QuestaSim 和 Xcelium 模擬器。計劃在未來版本中提供更多模擬器支援。
筆記： 如果不選擇「模擬」或「綜合」複選框，則目標目錄僅包含 Platform Designer 設計 files，它們不能由 Intel Quartus Prime 軟體直接編譯，但您可以 view 或在平台設計器中進行編輯。在這種情況下，您可以執行以下命令來產生綜合和仿真 file 套。
- 要創建可編譯工程，您必須在目標目錄中運行 quartus_sh -t make_qii_design.tcl 腳本。
- 要創建仿真項目，您必須在目標目錄中運行 quartus_sh -t make_sim_design.tcl 腳本。
筆記： 如果您已經產生了設計前amp文件，然後在參數編輯器中對其進行更改，您必須重新生成設計 example 以查看您的變更已實施。新生成的設計example 不會覆蓋現有的設計 example files.
仿真與硬件實現
對於外部存儲器接口仿真，您可以在 IP 生成期間在 Diagnostics 選項卡上選擇跳過校准或完全校準。
EMIF 仿真模型
此表比較了跳過校準和完整校準模型的特性。
表 2. EMIF 仿真模型：跳過校準與完全校準
| 跳過校準 | 全面校準 |
| 以用戶邏輯為重點的系統級仿真。 | 以校準為重點的內存接口仿真。 |
| 未捕獲校準細節。 | 捕獲所有 stages 校準。 |
| 具有存儲和檢索數據的能力。 | 包括調平、每比特去偏移等。 |
| 代表準確的效率。 | |
| 不考慮電路板偏斜。 | |
RTL 仿真與硬件實現
此表突出顯示了 EMIF 仿真和硬件實現之間的主要區別。
表 3. EMIF RTL 仿真與硬件實現
| RTL 仿真 | 硬件實現 |
| Nios® 初始化和校準代碼並行執行。 | Nios 初始化和校準代碼順序執行。 |
| 介面在模擬中同時斷言 cal_done 訊號。 | Fitter 操作確定校準順序，並且接口不會同時斷言 cal_done。 |
您應該根據設計應用程序的流量模式運行 RTL 仿真。 請注意，RTL 仿真不會對 PCB 走線延遲進行建模，這可能會導致 RTL 仿真和硬件實現之間的延遲差異。
使用 ModelSim 仿真外部存儲器接口 IP
此過程顯示如何模擬 EMIF 設計前amp勒。
- 啟動 Mentor Graphics* ModelSim 軟件並選擇 File ➤ 更改目錄。 導航到生成的設計示例中的 sim/ed_sim/mentor 目錄amp文件夾。
- 確認成績單窗口顯示在屏幕底部。 如果 Transcript 窗口不可見，請單擊 View ➤ 成績單。
- 在 Transcript 窗口中，運行 source msim_setup.tcl。
- source msim_setup.tcl 完成運行後，在 Transcript 窗口中運行 ld_debug。
- ld_debug 完成運行後，驗證是否顯示了“對象”窗口。 如果對象窗口不可見，請通過單擊顯示它 View ➤ 對象。
- 在“物件”視窗中，透過右鍵單擊並選擇“新增波形”來選擇要模擬的訊號。
- 選擇完類比訊號後，在 Transcript 視窗中執行 run -all。模擬將一直運行直至完成。
- 如果模擬不可見，請單擊 View ➤ 波浪。
Intel Agilex EMIF IP 的接腳佈局
本主題提供引腳放置指南。
超過view
Intel Agilex FPGA 有以下結構：
- 每個裝置最多包含 8 個 I/O Bank。
- 每個 I/O Bank 包含 2 個子 I/O Bank。
- 每個子 I/O Bank 包含 4 個通道。
- 每個通道包含 12 個通用 I/O (GPIO) 引腳。
一般引腳指南
以下是一般引腳指南。
筆記： 有關更詳細的引腳信息，請參閱《外部記憶體介面 Intel Agilex FPGA IP 使用者指南》中外部記憶體協定的協定特定章節中的 Intel Agilex FPGA EMIF IP 引腳和資源規劃部分。
- 確保給定外部記憶體介面的引腳位於同一 I/O 行中。
- 跨多個銀行的接口必須滿足以下要求：
- 銀行必須彼此相鄰。有關相鄰儲存體的信息，請參閱《外部記憶體介面 Intel Agilex FPGA IP 使用者指南》中的 EMIF 架構：I/O Bank 主題。
- 所有位址和命令以及相關引腳必須駐留在單一子群組中。
- 在以下條件下，位址、命令和資料引腳可以共用子組：
- 地址、命令和數據引腳不能共享 I/O 通道。
- 只有位址和命令組中未使用的 I/O 通道才能包含資料引腳。
表 4. 一般引腳約束
| 訊號類型 | 約束 |
| 數據選通 | 屬於一個 DQ 組的所有信號必須位於同一 I/O 通道中。 |
| 數據 | 相關的 DQ 管腳必須位於相同的 I/O 通道中。 對於不支持雙向數據線的協議，讀取信號應與寫入信號分開分組。 |
| 地址和命令 | 位址和指令引腳必須位於 I/O 子組內的預定義位置。 |
筆記： 有關更詳細的引腳信息，請參閱《外部記憶體介面 Intel Agilex FPGA IP 使用者指南》中外部記憶體協定的協定特定章節中的 Intel Agilex FPGA EMIF IP 引腳和資源規劃部分。
- 確保給定外部記憶體介面的引腳位於同一 I/O 行中。
- 跨多個銀行的接口必須滿足以下要求：
- 銀行必須彼此相鄰。有關相鄰儲存體的信息，請參閱《外部記憶體介面 Intel Agilex FPGA IP 使用者指南》中的 EMIF 架構：I/O Bank 主題。
- 所有位址和命令以及相關引腳必須駐留在單一子群組中。
- 在以下條件下，位址、命令和資料引腳可以共用子組：
- 地址、命令和數據引腳不能共享 I/O 通道。
- 只有位址和命令組中未使用的 I/O 通道才能包含資料引腳。
生成設計Examp具有 TG 配置選項的文件
產生的 EMIF 設計 examp文件包括流量生成器塊(TG)。預設情況下，設計example 使用一個簡單的 TG 區塊 (altera_tg_avl)，只能重設該區塊以重新啟動硬編碼流量模式。如有必要，您可以選擇啟用可設定流量產生器 (TG2)。在可設定流量產生器 (TG2) (altera_tg_avl_2) 中，您可以透過控制暫存器即時配置流量模式，這表示您無需重新編譯設計即可變更或重新啟動流量模式。此流量產生器可對其在 EMIF 控制介面上傳送的流量類型進行精細控制。此外，它還提供包含詳細故障資訊的狀態暫存器。
在 Design Ex 中啟用流量產生器ample
您可以從 EMIF 參數編輯器的「診斷」標籤啟用可設定流量產生器。若要啟用可設定流量產生器，請在 Diagnostics 標籤上開啟 Useconfigurable Avalon Traffic Generator 2.0。
圖 6.
- 您可以選擇停用預設流量模式tage 或使用者設定的流量 stage，但你必須至少有一個 stage 已啟用。有關這些信息tages，請參閱外部記憶體介面 Intel Agilex FPGA IP 使用者指南中的預設流量模式和使用者設定的流量模式。
- TG2 測試持續時間參數僅適用於預設流量模式。您可以選擇短、中或無限的測試持續時間。
- 您可以為 TG2 設定介面模式參數選擇兩個值之一：
- JTAG: 允許在系統控制台中使用 GUI。如需了解更多信息，請參閱外部記憶體介面 Intel Agilex FPGA IP 使用者指南中的流量產生器配置介面。
- 出口： 允許使用自訂 RTL 邏輯來控制流量模式。
使用設計Examp使用 EMIF 偵錯工具包產生文件
在啟動 EMIF 偵錯工具包之前，請確保您已使用程式設計來設定您的設備 file 已啟用 EMIF 偵錯工具包。若要啟動 EMIF 偵錯工具包，請執行下列步驟：
- 在 Intel Quartus Prime 軟體中，透過選擇 Tools ➤ System Debugging Tools ➤ System Console 開啟 System Console。
- [如果您的專案已在 Intel Quartus Prime 軟體中打開，請跳過此步驟。 file (.sof)，用於對電路板進行程式設計（如《外部記憶體介面 Intel Agilex FPGA IP 使用者指南》中使用 EMIF 偵錯工具包的先決條件中所述）。
- 選擇要調試的實例。
- 選擇 EMIF 校準調試工具包進行 EMIF 校準調試，如生成設計 Ex 所述amp檔案與校準調試選項。或者，選擇 EMIF TG 設定工具包進行流量產生器偵錯，如生成設計 Ex 中所述amp帶有 TG 配置選項的檔案。
- 按一下「開啟工具包」以開啟主工具包 view EMIF 偵錯工具包。
- 如果程式設計中有多個 EMIF 實例，請選擇列（J 的路徑）TAG master）和要啟動工具包的 EMIF 實例的記憶體介面 ID。
- 按一下「啟動介面」以允許工具包讀取介面參數和校準狀態。
- 一次必須調試一個接口；因此，要連接到設計中的另一個接口，必須先停用目前接口。
以下是前amp分別來自 EMIF 校準調試工具包和 EMIF TG 配置工具包的報告文件。
筆記： 有關校準調試的詳細信息，請參閱《外部存儲器接口 Intel Agilex FPGA IP 用戶指南》中的使用外部存儲器接口調試工具套件進行調試。
筆記： 有關流量產生器偵錯的詳細信息，請參閱外部記憶體介面 Intel Agilex FPGA IP 使用者指南中的流量產生器設定使用者介面。
設計防爆amp外部記憶體介面 Intel Agilex FPGA IP 的文件描述
當您參數化並生成您的 EMIF IP 時，您可以指定係統為仿真和綜合創建目錄 file 集，並生成 file 自動設置。 如果在 Ex 下選擇 Simulation 或 Synthesisamp設計 File在 Ex 上ample 設計選項卡，系統創建一個完整的模擬 file 集合或完整的綜合 file 設置，根據您的選擇。
綜合設計Example
綜合設計examp文件包含下圖所示的主要區塊。
- 流量生成器，它是可合成的 Avalon®-MM examp實現偽隨機模式讀取和寫入參數化地址的驅動程序。 流量生成器還監視從內存中讀取的數據，以確保它與寫入的數據匹配，否則斷言失敗。
- 內存接口實例，包括：
- 在 Avalon-MM 接口和 AFI 接口之間調節的內存控制器。
- PHY，作為內存控制器和外部內存設備之間的接口，執行讀寫操作。
圖 7. 綜合設計實例ample
筆記： 如果 PLL 共享模式、DLL 共享模式或 OCT 共享模式參數中的一個或多個設定為「無共享」以外的任何值，則綜合設計將amp檔案將包含兩個流量產生器/記憶體介面實例。兩個流量產生器/記憶體介面實例僅透過參數設定定義的共用 PLL/DLL/OCT 連接相關。流量產生器/記憶體介面實例示範如何在您自己的設計中建立此類連線。
仿真設計Example
仿真設計前amp文件包含下圖所示的主要區塊。
- 綜合設計實例amp勒。如上一節所述，綜合設計 examp檔案包含流量產生器、校準元件和記憶體介面的實例。這些模組預設為適合快速模擬的抽像模擬模型。
- 內存模型，充當遵循內存協議規範的通用模型。 通常，內存供應商會為其特定內存組件提供仿真模型，您可以從他們的網站下載這些模型 web網站。
- 狀態檢查器，用於監控來自外部存儲器接口 IP 和流量生成器的狀態信號，以指示整體通過或失敗情況。
圖 10. 模擬設計實施例ample
Example 設計界面選項卡
參數編輯器包括一個 Examp設計選項卡可讓您參數化並產生設計範例amp萊斯。
外部記憶體介面 Intel Agilex FPGA IP Design Examp用戶指南檔案
IP 版本與 Intel Quartus Prime Design Suite 軟體版本相同（最高 v19.1）。從 Intel Quartus Prime Design Suite 軟體版本 19.2 或更高版本開始，IP 具有新的 IP 版本控制方案。如果未列出 IP 核版本，則適用先前 IP 核版本的使用者指南。
外部記憶體介面的文件修訂歷史 Intel Agilex FPGA IP Design Examp用戶指南
| 檔案版本 | 英特爾 Quartus Prime 版本 | IP版本 | 變化 |
| 2021.06.21 | 21.2 | 2.4.2 | 在 設計防爆amp快速入門 章：
• 新增了註釋 編譯與程式設計 Intel Agilex EMIF Design Example 話題。 • 修改了標題 生成設計Examp具有校準調試選項的文件 話題。 • 新增了 生成設計Examp具有 TG 配置選項的文件 和 在 Design Ex 中啟用流量產生器ample 主題。 • 修改了步驟 2、3 和 4，更新了幾張圖，並在 使用設計Examp使用 EMIF 偵錯工具包產生文件 話題。 |
| 2021.03.29 | 21.1 | 2.4.0 | 在 設計防爆amp快速入門 章：
• 新增了註釋 生成可綜合 EMIF 設計示例ample 和 生成 EMIF 設計示例amp模擬文件 主題。 • 更新了 File 結構圖在 生成 EMIF 設計示例amp模擬文件 話題。 |
| 2020.12.14 | 20.4 | 2.3.0 | 在 設計防爆amp快速入門 章，做了以下修改：
• 更新了 生成可綜合 EMIF 設計示例ample 主題包括多 EMIF 設計。 • 更新了步驟 3 的圖 生成 EMIF 設計示例amp模擬文件 話題。 |
| 2020.10.05 | 20.3 | 2.3.0 | 在 設計防爆amp快速入門指南 章，做了以下修改：
• 在 創建 EMIF 項目，更新了第 6 步驟中的影像。 • 在 生成可綜合 EMIF 設計示例ample，更新了步驟 3 的圖。 • 在 生成 EMIF 設計示例amp模擬文件，更新了步驟 3 的圖。 • 在 仿真與硬件實現，更正了第二個表中的一個小拼字錯誤。 • 在 使用設計Examp使用 EMIF 偵錯工具包產生文件，修改步驟6，新增步驟7和8。 |
| 持續… | |||
| 檔案版本 | 英特爾 Quartus Prime 版本 | IP版本 | 變化 |
| 2020.04.13 | 20.1 | 2.1.0 | • 在裡面 關於 章，修改了表格中的
發布訊息 話題。 • 在裡面 設計防爆amp快速入門指南 章： — 修改了步驟7和相關影像，在 生成可綜合 EMIF 設計示例ample 話題。 — 修改了 生成設計實例amp帶有調試選項的文件 話題。 — 修改了 使用設計Examp使用 EMIF 偵錯工具包產生文件 話題。 |
| 2019.12.16 | 19.4 | 2.0.0 | • 在裡面 設計防爆amp快速入門 章：
— 更新了第 6 步驟中的插圖 創建 EMIF 項目 話題。 — 更新了第 4 步驟中的插圖 生成可綜合 EMIF 設計示例ample 話題。 — 更新了第 4 步驟中的插圖 生成 EMIF 設計示例amp模擬文件 話題。 — 修改了步驟 5 生成 EMIF 設計示例amp模擬文件 話題。 — 修改了 一般引腳指南 和 相鄰銀行 的部分 Intel Agilex EMIF IP 的接腳佈局 話題。 |
| 2019.10.18 | 19.3 | • 在裡面 創建 EMIF 項目 主題，用第 6 點更新了圖像。
• 在裡面 生成和配置 EMIF IP 主題，用步驟 1 更新了圖。 • 在表中 英特爾 Agilex EMIF 參數編輯器指南 主題，更改了描述 木板 選項卡。 • 在裡面 生成可綜合 EMIF 設計示例ample 和 生成 EMIF 設計示例amp模擬文件 主題，更新了每個主題的步驟 3 中的圖像。 • 在裡面 生成 EMIF 設計示例amp模擬文件 主題，更新了 產生的仿真設計 Example File 結構 圖並修改了圖後面的註解。 • 在裡面 生成可綜合 EMIF 設計示例ample 主題，新增了多個介面的步驟和圖。 |
|
| 2019.07.31 | 19.2 | 1.2.0 | • 添加 關於外部記憶體介面 Intel Agilex FPGA IP 章節和發布資訊。
• 更新日期和版本號。 • 對 綜合設計Example 圖中的 綜合設計Example 話題。 |
| 2019.04.02 | 19.1 | • 初始發行。 |
外部記憶體介面的文件修訂歷史 Intel Agilex FPGA IP Design Examp用戶指南
文件/資源
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英特爾 UG-20219 外部記憶體介面英特爾 Agilex FPGA IP 設計 Example [pdf] 使用者指南 UG-20219 外部記憶體介面 Intel Agilex FPGA IP 設計 Examp文件，UG-20219，外部記憶體介面英特爾 Agilex FPGA IP 設計 Examp文件，英特爾 Agilex FPGA IP 設計 Ex 接口amp文件，Agilex FPGA IP 設計Example |
